特許

J-GLOBAL ID：200903020393068902

埋め込みチャネル型MOSトランジスタおよびその製造方法

発明者： 眞野 三千雄
出願人/特許権者： ソニー株式会社
代理人 (1件)： 佐藤 隆久
公報種別：公開公報
出願番号（国際出願番号）：特願平5-306361
公開番号（公開出願番号）：特開平7-161978
出願日： 1993年12月07日
公開日（公表日）： 1995年06月23日
要約：

【要約】【目的】 埋め込みチャネル領域の拡散深さを浅くすること。または、ソース・ドレイン領域のゲート電極側端部を、ソース・ドレイン領域と反対の導電型のポケット領域で有効に覆い、短チャネル効果の抑制を図ることができる埋め込みチャネル型MOSトランジスタおよびその製造方法を提供すること。【構成】 絶縁膜24中に不純物濃度のピークがくるように、不純物のイオン注入を行い、その後、絶縁膜24の表面を高温短時間アニール処理することで、半導体基板20の表面に、絶縁膜24から不純物を拡散させ、埋め込みチャネル用拡散層26を形成する。または、ゲート電極の下方に位置する半導体基板の表面に、埋め込みチャネル領域が形成された凸部を形成し、斜めイオン注入法により、埋め込みチャネル領域と反対の導電型の不純物を、ゲート電極の両側部下方に入り込むように導入し、ポケット領域を形成する。

請求項（抜粋）：

半導体基板の表面に絶縁膜を形成する工程と、この絶縁膜中に不純物濃度のピークがくるように、不純物のイオン注入を行う工程と、その後、上記絶縁膜の表面を高温短時間アニール処理することで、半導体基板の表面に、絶縁膜から不純物を拡散させ、半導体基板の表面に、埋め込みチャネル用拡散層を形成する工程と、ゲート絶縁膜、ゲート電極およびソース・ドレイン領域を形成する工程とを有する埋め込みチャネル型MOSトランジスタの製造方法。