特許

J-GLOBAL ID：200903020406533820

論理回路設計進捗状況把握システム

発明者： 榎本 圭央 ,  中島 裕之
出願人/特許権者： 株式会社日立製作所
代理人 (1件)： 小川 勝男
公報種別：公開公報
出願番号（国際出願番号）：特願平10-168032
公開番号（公開出願番号）：特開2000-003378
出願日： 1998年06月16日
公開日（公表日）： 2000年01月07日
要約：

【要約】【課題】HDLを利用した大規模な論理回路設計では、複数の設計者が分担して設計を担当することが多く、設計責任者は、各担当設計者の進捗状況を基に設計全体あるいはユニット単位の統括的な進捗状況を正確かつ適切なタイミングで把握することが不可欠となっている。【解決手段】各担当設計者の進捗状況を管理指標と進捗表示指示に基づき要求される単位の進捗状況を統合し、進捗状況を複合的に表示することを可能とした設計進捗状況把握システムを提供する。

請求項（抜粋）：

論理回路設計の進捗状況を把握するシステムにおいて、各担当設計者の進捗状況を階層的に管理する手段と、設計者と設計データの入出力を制御し、同時に進捗状況データをデータベースに蓄積する手段と、進捗管理指標と進捗表示指示に基づき複数の進捗状況データを統合する手段と、この手段により生成された統合進捗状況データを複合的に表示する手段を備えたことを特徴とする論理回路設計進捗状況把握システム。

IPC (3件)：

G06F 17/50 ,  G06F 9/06 540 ,  G06F 17/60

FI (4件)：

G06F 15/60 652 Z ,  G06F 9/06 540 U ,  G06F 15/21 R ,  G06F 15/60 614 Z

Fターム (10件)：

5B046AA08 ,  5B046BA03 ,  5B046DA04 ,  5B046GA01 ,  5B046KA08 ,  5B049BB07 ,  5B049CC21 ,  5B049EE05 ,  5B049FF03 ,  5B076EC09