特許
J-GLOBAL ID：200903020447830015
出力バッファ回路
発明者：
出願人/特許権者：
代理人 (1件)：
京本 直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-265581
公開番号（公開出願番号）：特開平11-112325
出願日： 1997年09月30日
公開日（公表日）： 1999年04月23日
要約：
【要約】【課題】出力信号のデューテイ比を理想的な50%に維持する。【解決手段】入力信号H01のレベル遷移に応答して出力信号N01がLレベルからHレベルへ遷移するまでの遅延時間TpdHHとHレベルからLレベルへ遷移するまでの遅延時間TpdLLとがほぼ同一となるようトランジスタMP10,MN10の各々のゲートを制御することにより出力信号N01の波形のデューテイ比をほぼ50%に保持するデューテイ比調整回路18を備える。
請求項（抜粋）：
第1の導電型の第1のトランジスタと第2の導電型の第2のトランジスタから成る第1のインバータと、第1の導電型の第3のトランジスタと第2の導電型の第4のトランジスタから成る第2のインバータと、前記第1のトランジスタと第2のトランジスタの各々のゲートに試験制御信号の供給に応答して駆動能力を切り換えるスイッチ回路とを備え、前記第1及び第2のインバータの出力端子を共通接続し入力信号の供給に応答して所定の信号レベルの出力信号を出力する出力バッフア回路において、前記入力信号のレベル遷移に応答して前記出力信号が第1のレベルから第2のレベルへ遷移するまでの第1の遅延時間と前記第2のレベルから前記第1のレベルへ遷移するまでの第2の遅延時間とがほぼ同一となるよう前記第1及び第2のトランジスタの各々のゲートを制御することにより前記出力信号波形の前記第1及び第2のレベルの持続時間の比であるデューテイ比をほぼ50%に保持するデューテイ比調整回路を備えることを特徴とする出力バッフア回路。
IPC (2件)：
FI (2件)：
H03K 19/00 101 F
, H03K 5/02 L
