特許

J-GLOBAL ID：200903020454580989

遅延シミュレーション方式

発明者： 平原 貴音 ,  広瀬 文保
出願人/特許権者： 富士通株式会社
代理人 (1件)： 井桁 貞一
公報種別：公開公報
出願番号（国際出願番号）：特願平4-116229
公開番号（公開出願番号）：特開平5-314202
出願日： 1992年05月08日
公開日（公表日）： 1993年11月26日
要約：

【要約】【目的】非同期端子を有する順序回路の遅延シミュレーションを行う装置において、高速で信頼性の高い遅延シミュレーションを行える技術を提供することを技術的目的とする。【構成】前記順序回路を同期回路群と非同期回路群に分割する回路分割部1と、分割された同期回路群に対してクロック発生間隔を単位時間とする一定の遅延時間により各同期回路の論理値を算出する第1のシミュレーション部2と、分割された非同期回路群に対して各非同期回路毎に対応する遅延時間に基いて当該非同期回路のイベント発生時の論理値を算出する第2のシミュレーション部5と、前記第1のシミュレーション部2及び第2のシミュレーション部5の算出した論理値から各回路の動作を評価する評価部6と、前記各部の制御を行う制御部7とから構成される。

請求項（抜粋）：

非同期端子を有する順序回路の遅延シミュレーションを行う装置において、前記順序回路を同期回路群と非同期回路群に分割する回路分割部(1)と、分割された同期回路群に対してクロック発生間隔を単位時間とする一定の遅延時間により各同期回路の論理値を算出する第1のシミュレーション部(2)と、分割された非同期回路群に対して各非同期回路毎に対応する遅延時間に基いて当該非同期回路のイベント発生時の論理値を算出する第2のシミュレーション部(5)と、前記第1のシミュレーション部(2)及び第2のシミュレーション部(5)の算出した論理値から各回路の動作を評価する評価部(6)と、前記各部の制御を行う制御部(7)とを備え、前記制御部(7)は、前記回路分割部(1)によりシミュレーションの対象となる回路を同期回路群と非同期回路群とに分割させると共に、当該回路に入力される信号の入力先の回路が同期回路であるか、非同期回路であるかを判別し、同期回路の場合は、前記第1のシミュレーション部(2)によりシミュレーションを行わせ、非同期回路の場合は、前記第2のシミュレーション部(5)によりシミュレーションを行わせ、前記第1のシミュレーション部(2)及び第2のシミュレーション部(5)により得られた論理値を前記評価部(6)により当該回路の動作の正誤性を評価させることを特徴とする遅延シミュレーション方式。

IPC (4件)：

G06F 15/60 360 ,  G06F 11/22 330 ,  G06F 11/26 310 ,  H03K 19/00