特許
J-GLOBAL ID：200903020470460500
PLL回路
発明者：
出願人/特許権者：
代理人 (1件)：
小鍜治 明 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-120224
公開番号（公開出願番号）：特開平5-315952
出願日： 1992年05月13日
公開日（公表日）： 1993年11月26日
要約：
【要約】【目的】 PLL回路の実質的なキャプチャレンジを拡大する。【構成】 クロックが重畳されたデータ列信号から復調クロックを抽出するPLL回路に、新たに周波数検出器160とロック検出手段200とを設け、ロック検出手段200によりアンロック状態であると判定された場合には、位相比較器110の出力信号に周波数検出器160の出力信号を加え、確実且つ迅速な引き込み動作を行う。
請求項（抜粋）：
入力信号を平滑するループ・フィルタと、前記ループ・フィルタの出力により発振周波数を制御する電圧制御発振回路と、前記電圧制御発振回路の出力信号をタイムベースとした復調クロックを可変入力とし、データ列信号を基準入力として両者の位相を比較し、位相差に応じた信号を出力する位相比較器と、前記電圧制御発振回路の出力信号をタイムベースとしたクロックと、前記データ列信号との関係から、前記電圧制御発振回路の発振周波数に応じた信号を出力する周波数検出器と、前記位相比較器の出力信号に前記周波数検出器の出力信号を時分割多重し、前記ループ・フィルタの入力信号とする多重化手段とを備えたPLL回路。
IPC (2件)：
FI (2件)：
H03L 7/10 B
, H03L 7/08 P
