特許

J-GLOBAL ID：200903020510647633

半導体装置の製造方法

発明者： 樋口 俊彦
出願人/特許権者： セイコーエプソン株式会社
代理人 (1件)： 上柳 雅誉 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-104954
公開番号（公開出願番号）：特開2001-291780
出願日： 2000年04月06日
公開日（公表日）： 2001年10月19日
要約：

【要約】【課題】 ゲート電極が安定した導電性を得ることができ、且つ、ゲート電極にシリサイドを形成しても不純物がゲート電極中を移動するのを防止できる半導体装置の製造方法を提供する。【解決手段】 本発明に係る半導体装置の製造方法は、N型ゲート電極25とP型ゲート電極26が接続して形成された隣接するMOSトランジスタを有する半導体装置の製造方法であって、ゲート絶縁膜15上に第1の多結晶シリコン膜17を堆積する工程と、第1の多結晶シリコン膜17の一部分にN型不純物を導入する工程と、第1の多結晶シリコン膜17の他の部分にP型不純物を導入する工程と、第1の多結晶シリコン膜17a,17b上に第2の多結晶シリコン膜23を堆積する工程と、第1及び第2の多結晶シリコン膜をエッチングしてN型ゲート電極25及びP型ゲート電極26を形成する工程と、を具備するものである。

請求項（抜粋）：

第1導電型のゲート電極と第2導電型のゲート電極が接続して形成された隣接するトランジスタを有する半導体装置の製造方法であって、ゲート絶縁膜上に第1の多結晶シリコン膜を堆積する工程と、第1の多結晶シリコン膜の一部分に第1導電型の不純物を導入する工程と、第1の多結晶シリコン膜の他の部分に第2導電型の不純物を導入する工程と、第1の多結晶シリコン膜上に第2の多結晶シリコン膜を堆積する工程と、第1及び第2の多結晶シリコン膜をエッチングすることにより第1導電型のゲート電極及び第2導電型のゲート電極を形成する工程と、を具備することを特徴とする半導体装置の製造方法。

IPC (5件)：

H01L 21/8238 ,  H01L 27/092 ,  H01L 21/28 301 ,  H01L 29/43 ,  H01L 29/78

FI (4件)：

H01L 21/28 301 D ,  H01L 27/08 321 D ,  H01L 29/46 D ,  H01L 29/78 301 G

Fターム (38件)：

4M104AA01 ,  4M104BB01 ,  4M104CC05 ,  4M104DD37 ,  4M104DD43 ,  4M104DD55 ,  4M104DD78 ,  4M104DD84 ,  4M104FF14 ,  4M104GG09 ,  4M104GG10 ,  4M104GG14 ,  4M104HH05 ,  4M104HH10 ,  4M104HH16 ,  5F040DA06 ,  5F040DB03 ,  5F040DC01 ,  5F040EC01 ,  5F040EC02 ,  5F040EC04 ,  5F040EC05 ,  5F040EC07 ,  5F040EC11 ,  5F040EC13 ,  5F040EK01 ,  5F040FC19 ,  5F048AA07 ,  5F048AC03 ,  5F048BA01 ,  5F048BB06 ,  5F048BB07 ,  5F048BB08 ,  5F048BB13 ,  5F048BB14 ,  5F048BF03 ,  5F048BF06 ,  5F048BG12