特許

J-GLOBAL ID：200903020516950311

半導体装置およびその製造方法

発明者： 大岸 毅
出願人/特許権者： ソニー株式会社
代理人 (1件)： 船橋 國則
公報種別：公開公報
出願番号（国際出願番号）：特願2001-354029
公開番号（公開出願番号）：特開2003-158242
出願日： 2001年11月20日
公開日（公表日）： 2003年05月30日
要約：

【要約】【課題】 DRAMとEEPROMの各構成部品を同一層で形成することにより製造工程の簡略化、歩留りの向上、製造コストの削減を図る。【解決手段】 同一の半導体基板11上にDRAMとロジック素子とを搭載する半導体装置において、半導体基板11上にEEPROMを備え、EEPROMのフローティングゲートは第1フローティングゲート53とこれにコンタクト58を介して接続される第2フローティングゲート59との2層からなり、第1フローティングゲート53とDRAMのワード線33、第2フローティングゲート59とDRAMのキャパシタのストレージノード39、DRAMのビット線37とEEPROMのビット線57、DRAMのキャパシタのプレート電極41とEEPROMのコントロールゲート(ワード線)61とが、それぞれ同一層で形成されているものである。

請求項（抜粋）：

同一基板上にダイナミックランダムアクセスメモリとロジック素子とを搭載する半導体装置において、前記基板上に電気的消去・書きこみ可能なリードオンメモリを備え、前記電気的消去・書きこみ可能なリードオンメモリのフローティングゲートは第1フローティングゲートと前記第1フローティングゲートにコンタクトを介して接続する第2フローティングゲートの2層からなり、前記第1フローティングゲートと前記ダイナミックランダムアクセスメモリのワード線とが同一層で形成され、前記第2フローティングゲートと前記ダイナミックランダムアクセスメモリのキャパシタのストレージノードとが同一層で形成されていることを特徴とする半導体装置。

IPC (7件)：

H01L 27/10 461 ,  H01L 21/8242 ,  H01L 21/8247 ,  H01L 27/108 ,  H01L 27/115 ,  H01L 29/788 ,  H01L 29/792

FI (4件)：

H01L 27/10 461 ,  H01L 27/10 621 A ,  H01L 27/10 434 ,  H01L 29/78 371

Fターム (49件)：

5F083AD22 ,  5F083AD48 ,  5F083AD49 ,  5F083AD56 ,  5F083EP04 ,  5F083EP09 ,  5F083EP23 ,  5F083EP42 ,  5F083EP55 ,  5F083EP76 ,  5F083EP77 ,  5F083GA28 ,  5F083JA22 ,  5F083JA39 ,  5F083JA40 ,  5F083LA12 ,  5F083LA16 ,  5F083LA21 ,  5F083MA06 ,  5F083MA17 ,  5F083MA20 ,  5F083NA01 ,  5F083NA02 ,  5F083NA03 ,  5F083PR03 ,  5F083PR21 ,  5F083PR22 ,  5F083PR39 ,  5F083PR40 ,  5F083PR43 ,  5F083PR47 ,  5F083PR48 ,  5F083PR52 ,  5F083PR53 ,  5F083ZA12 ,  5F083ZA14 ,  5F101BA16 ,  5F101BA17 ,  5F101BA23 ,  5F101BA36 ,  5F101BB05 ,  5F101BD02 ,  5F101BD24 ,  5F101BD34 ,  5F101BD36 ,  5F101BD37 ,  5F101BH02 ,  5F101BH14 ,  5F101BH21