特許

J-GLOBAL ID：200903020524233955

アナログ-デジタル変換回路

発明者： 谷島 秀明
出願人/特許権者： 富士通株式会社 ,  富士通ヴィエルエスアイ株式会社
代理人 (1件)： 恩田 博宣
公報種別：公開公報
出願番号（国際出願番号）：特願平5-336105
公開番号（公開出願番号）：特開平7-202696
出願日： 1993年12月28日
公開日（公表日）： 1995年08月04日
要約：

【要約】【目的】 複数のA/Dコンバータを用いた比較的に簡単な回路方式による高ビットのA/Dコンバータを提供する。【構成】 2N 個のMビットのA/Dコンバータ1は互いに並列に接続され、分解能に相当する1LSBが互いに等しく設定されるとともに各比較電圧が1/2N LSBずつずれるように設定されている。各A/Dコンバータ1は各桁上げ設定回路2に接続され、各桁上げ設定回路2はA/Dコンバータ1から入力したMビットの2進数コードを桁上げしてM+Nビットの2進数値とし、桁上げした各値に対して対応するA/Dコンバータ1の比較電圧がより小さく設定された側から順に、-(2N -1)から2N -1までの整数のうち予め設定した連続する2N 個の整数を小さな順に2進数で加算する。このM+Nビットの2進数コードは比較回路3に出力され、そのうち予め設定された所定番目に大きい2進数コードが比較回路3から出力される。

請求項（抜粋）：

比較電圧間隔に相当する1LSBが互いに等しく設定されるとともに、対応する各比較電圧が前記1LSBをA/Dコンバータ(1)の個数で割った電圧幅ずつ順次にずらして設定された少なくとも2個以上の2N 個のMビットのA/Dコンバータ(1)と、前記各A/Dコンバータ(1)の出力側とそれぞれ接続されるとともに、前記各A/Dコンバータ(1)によりアナログ入力電圧(Ain)がA/D変換されたMビットの2進数コードを設定する上位ビット設定部(2a)と、Nビットの「0」が設定される下位ビット設定部(2b)とにより新たに設定される(M+N)ビットの2進数コードに対して、対応する各A/Dコンバータ(1)の比較電圧値が小さく設定された側から順に、-(2N -1)から2N -1までの値のうち予め設定した2N 個の連続する数値を小さい値から順に2進数で加算することにより決定されるM+Nビットの2進数コードを出力する2N 個の桁上げ設定回路(2)と、前記各桁上げ設定回路(2)から出力されるM+Nビットの2進数コードを入力し、該各2進数コードを大小比較判定することにより入力した2N 個の2進数コードのうち常に予め設定された所定番目の大きさの2進数コードを出力する比較回路(3)とを備えたことを特徴とするアナログ-デジタル変換回路。

IPC (2件)：

H03M 1/20 ,  H03M 1/12