特許

J-GLOBAL ID：200903020525382229

半導体装置およびその製造方法

発明者： 小池 理
出願人/特許権者： 沖電気工業株式会社
代理人 (1件)： 大垣 孝
公報種別：公開公報
出願番号（国際出願番号）：特願平11-281590
公開番号（公開出願番号）：特開2001-102450
出願日： 1999年10月01日
公開日（公表日）： 2001年04月13日
要約：

【要約】【課題】二層のBPSG膜の間に設けられたビット線の酸化を防止することができる半導体装置およびその製造方法を提供する。【解決手段】シリコン基板上に形成された第1のBPSG膜109と、この第1のBPSG膜109上に形成されたビット線111と、このビット線111および第1のBPSG膜109を覆うように形成された第2のBPSG膜115とを備えたDRAMにおいて、第1のBPSG膜109と第2のBPSG膜115との間に形成された、ビット線111を覆う窒化シリコン膜110,114をさらに備える。

請求項（抜粋）：

半導体基板上に形成された第1の絶縁膜と、この第1の絶縁膜上に形成された配線パターンと、この配線パターンおよび前記第1の絶縁膜を覆うように形成された第2の絶縁膜とを備えた半導体装置において、前記第1の絶縁膜と前記第2の絶縁膜との間に形成された、前記配線パターンを覆う保護膜をさらに備えたことを特徴とする半導体装置。

IPC (3件)：

H01L 21/768 ,  H01L 27/108 ,  H01L 21/8242

FI (3件)：

H01L 21/90 M ,  H01L 27/10 621 B ,  H01L 27/10 681 B

Fターム (34件)：

5F033HH04 ,  5F033HH28 ,  5F033JJ04 ,  5F033KK01 ,  5F033MM05 ,  5F033MM07 ,  5F033PP06 ,  5F033QQ37 ,  5F033QQ76 ,  5F033QQ89 ,  5F033RR04 ,  5F033RR06 ,  5F033RR15 ,  5F033SS11 ,  5F033TT02 ,  5F033TT08 ,  5F033VV16 ,  5F033XX20 ,  5F083AD42 ,  5F083AD48 ,  5F083AD49 ,  5F083AD60 ,  5F083JA04 ,  5F083JA35 ,  5F083JA39 ,  5F083JA53 ,  5F083JA56 ,  5F083KA05 ,  5F083MA06 ,  5F083MA17 ,  5F083MA20 ,  5F083PR10 ,  5F083PR12 ,  5F083PR21