特許

J-GLOBAL ID：200903020528123208

MOS型半導体トランジスタの製造方法

発明者： 長谷川 正博
出願人/特許権者： シャープ株式会社
代理人 (1件)： 野河 信太郎
公報種別：公開公報
出願番号（国際出願番号）：特願2000-194455
公開番号（公開出願番号）：特開2002-016246
出願日： 2000年06月28日
公開日（公表日）： 2002年01月18日
要約：

【要約】【課題】 LDD構造をもつMOS型半導体トランジスタの生産性を向上させることを課題とする。【解決手段】 半導体基板及びゲート絶縁膜を介して半導体基板上に形成されたゲート電極表面に第1の酸化膜を形成する工程と、第1の酸化膜上に窒化膜を形成する工程と、窒化膜上に第2の酸化膜を形成する工程と、第2の酸化膜を選択的に異方性エッチングすることで、ゲート電極の側面にサイドウォールスペーサーを形成する工程と、半導体基板に高濃度イオン注入した後、素子形成領域のサイドウォールスペーサーをウェットエッチングにより選択除去する工程と、半導体基板に低濃度イオン注入する工程とを含むことを特徴とするLDD構造をもつMOS型半導体トランジスタの製造方法により上記の課題を解決する。

請求項（抜粋）：

LDD構造をもつMOS型半導体トランジスタの製造方法において、半導体基板及びゲート絶縁膜を介して半導体基板上に形成されたゲート電極表面に第1の酸化膜を形成する工程と、第1の酸化膜上に窒化膜を形成する工程と、窒化膜上に第2の酸化膜を形成する工程と、第2の酸化膜を選択的に異方性エッチングすることで、ゲート電極の側面にサイドウォールスペーサーを形成する工程と、所定の素子形成領域を開口するフォトレジストマスクを形成する工程と、ゲート電極、サイドウォールスペーサー及びフォトレジストマスクをマスクとして、不純物を、窒化膜及び第1の酸化膜を通過させて、半導体基板に高濃度イオン注入する工程と、素子形成領域のサイドウォールスペーサーをウェットエッチングにより選択除去する工程と、LDD構造を形成するために、ゲート電極及びフォトレジストマスクをマスクとして、不純物を半導体基板に低濃度イオン注入する工程と、フォトレジストマスクを除去する工程と、半導体基板を熱処理する工程とを含むことを特徴とするMOS型半導体トランジスタの製造方法。

IPC (2件)：

H01L 29/78 ,  H01L 21/336

Fターム (24件)：

5F040DA08 ,  5F040DB03 ,  5F040DC01 ,  5F040DC03 ,  5F040EC01 ,  5F040EC07 ,  5F040EC09 ,  5F040EC10 ,  5F040EC13 ,  5F040ED01 ,  5F040ED04 ,  5F040ED05 ,  5F040EF02 ,  5F040EK05 ,  5F040FA05 ,  5F040FA07 ,  5F040FA10 ,  5F040FA12 ,  5F040FA16 ,  5F040FA18 ,  5F040FB03 ,  5F040FB04 ,  5F040FC21 ,  5F040FC22

引用特許：

審査官引用 (2件)

• 特開昭60-167461
  
• 特開昭60-167461