特許

J-GLOBAL ID：200903020532341481

検波回路

発明者： 阿部 雅美
出願人/特許権者： ソニー株式会社
代理人 (1件)： 佐藤 隆久
公報種別：公開公報
出願番号（国際出願番号）：特願平10-234474
公開番号（公開出願番号）：特開2000-068747
出願日： 1998年08月20日
公開日（公表日）： 2000年03月03日
要約：

【要約】【課題】 ガリウム砒素半導体で検波回路を構成することにより、小型、低コスト且つ広帯域な検波回路を実現でき、電界効果トランジスタのピンチオフ電圧のバラツキによる検波特性の変動を抑制できる高周波電力検波回路を実現する。【解決手段】 CPU104はゲートバイアス電圧の初期値をI/O103を介してDAC106に出力し、DAC106は入力データをアナログ信号に変換し、ゲートバイアス回路101に印加する。ADC105は検波回路の出力信号Vout をディジタル信号に変換し、I/O103を介してCPU104に入力する。CPU104は、ゲートバイアス電圧の初期値およびADC105から入力された検波結果の変換データに基づき、最適な検波特性を得るためのゲートバイアス電圧の最適値を導出し、I/O103を介してDAC106に出力する。DAC106はこれをアナログ信号に変換し、ゲートバイアス回路101 に供給し、検波回路を構成する電界効果トランジスタQ1のゲートに印加する。

請求項（抜粋）：

高周波入力信号の包絡線検波を行う検波回路であって、ゲートに上記高周波入力信号が印加される電界効果トランジスタと、上記電界効果トランジスタのゲートにゲートバイアス電圧を供給するゲートバイアス回路と、上記電界効果トランジスタのドレインにドレインバイアス電圧を供給するドレインバイアス回路と、上記電界効果トランジスタのドレインと接地電位との間に接続されているキャパシタと、上記電界効果トランジスタのソースと接地電位との間に並列に接続されているキャパシタと抵抗素子とを有し、上記電界効果トランジスタのソースから上記高周波入力信号の包絡線に応じた検波信号が出力される検波回路。