特許

J-GLOBAL ID：200903020600624144

ビットストリームのデコーディングのための方法及び装置

発明者： ウー キオング ,  チャウ クウーク ケー ,  吉野 敏昭
出願人/特許権者： エヌジェイアール コーポレーション
代理人 (1件)： 清原 義博
公報種別：公表公報
出願番号（国際出願番号）：特願2001-554628
公開番号（公開出願番号）：特表2003-521180
出願日： 2001年01月26日
公開日（公表日）： 2003年07月08日
要約：

【要約】圧縮された、入ってくる中断することができるビットストリームをデコーディングするためのデコーダが開示される。デコーダはラッチ・コマンドを受信する能力があり、さらにラッチ・コマンドを受信する際の特定の状態下で、格納されたデータをラッチする能力がある入力レジスタを含む。デコーダはまた、入力レジスタと通信する、長さが可変のデコーディング・ロジックあるいはラン・レングス・デコーディング・ロジックのようなデコーディング・ロジックを含む。さらにデコーダに含まれるのは、ラッチ・コマンドを受信する能力があり、ラッチ・コマンドを受信する際の特定の状態下で、格納されたデータをラッチする能力があるデコーディング・ロジックと通信する出力レジスタである。最後に、デコーダは入力レジスタ及び出力レジスタと通信をするレジスタ・コントローラを含む。レジスタ・コントローラはシステムから停止コマンドを受信し、停止コマンドを受信した時、ラッチ・コマンドを入力レジスタ及び出力レジスタに送信する能力がある。

請求項（抜粋）：

入ってくる、圧縮されたビットストリームのためのデコーダであって、デコーダは不連続に入ってくるビットストリームの操作の能力があり、そのデコーダは、 ラッチ・コマンドを受信する能力がある入力レジスタ、さらに、ラッチ・コマンドを受信した際の特定の状態下で格納されたデータをラッチする能力がある入力レジスタ、 入力レジスタと通信するデコーディング・ロジック、 デコーディング・ロジックと通信する出力レジスタ、ラッチ・コマンドを受信する能力がある出力レジスタ、さらに、ラッチ・コマンドを受信した際の特定の状態下で格納されたデータをラッチする能力がある出力レジスタ、 入力レジスタ及び出力レジスタと通信するレジスタ・コントローラであって、出力レジスタ、停止コマンドを受信する際、レジスタ・コントローラが入力レジスタ及び出力レジスタに対しラッチ・コマンドを送信することを特徴とし、停止コマンドを受信する能力があるレジスタ・コントローラ、 からなる。

IPC (2件)：

H04N 5/93 ,  G11B 20/10

FI (2件)：

G11B 20/10 D ,  H04N 5/93 Z

Fターム (8件)：

5C053FA24 ,  5C053GB37 ,  5C053HB07 ,  5C053JA30 ,  5D044AB07 ,  5D044EF03 ,  5D044GK08 ,  5D044HL11