半導体装置

発明者： , ,
出願人/特許権者：
代理人 (1件)：小鍜治明 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平6-034371
公開番号（公開出願番号）：特開平7-245380
出願日： 1994年03月04日
公開日（公表日）： 1995年09月19日
要約：

【要約】【目的】ラッチアップ防止回路のNチャネルMOSトランジスタのについて、耐圧以上のサージが印加された場合にも破壊されないことを目的とする。【構成】グランド端子101と電源端子102の間にはNチャネルトランジスタ103が接続されている。ソースとゲートはグランド端子101に接続され、ドレインは抵抗104を介して電源端子102に接続されている。ここでドレインと抵抗104は金属配線を介さずに接続されている。電源端子102にサージが印加された場合、抵抗での印加エネルギーの吸収によりトランジスタ103の破壊は防止される。そして同時にトランジスタ103の動作でサージは吸収され、ラッチアップが防止される。

請求項（抜粋）：

P型基板において、第1電源端子と、前記第1電源端子より高電位の第2電源端子と、前記第1電源端子にソースとゲートが接続され且つ前記第2電源端子にドレインが接続されたNチャネルトランジスタとを備える回路において、前記第2電源端子と前記Nチャネルトランジスタのドレインの間にNウエルを用いた抵抗が接続されていることを特徴とする半導体装置。

IPC (5件)：

H01L 27/08 331 , H01L 27/08 , H01L 27/04 , H01L 21/822 , H01L 29/78

FI (2件)：

H01L 27/04 H , H01L 29/78 301 X

引用特許：

審査官引用 (2件)

特開昭60-010767
特開昭61-051877

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