特許

J-GLOBAL ID：200903020623336030

半導体集積回路

発明者： 冨田 和広 ,  宮▲崎▼ 裕至
出願人/特許権者： 富士通株式会社 ,  富士通ヴィエルエスアイ株式会社
代理人 (1件)： 青木 朗 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-013900
公開番号（公開出願番号）：特開平5-206414
出願日： 1992年01月29日
公開日（公表日）： 1993年08月13日
要約：

【要約】【目的】 各クロックネットに付加されている機能素子により影響される各クロックネット相互間のクロックスキュー差を大幅に小さくすると共に、回路のシステム設計が容易な半導体集積回路を得るものである。【構成】 クロックドライバ2と該クロックドライバ2からのクロック信号が分配される複数のクロックネット31〜34からなる群とから形成されたクロックネットワーク3とから構成された半導体集積回路1に於いて、該クロックネット相互間のクロックスキューを少なくする為に、選択された少なくとも一つのクロックネットに、該クロックネットに通常付加されている所定の機能素子5に加えて、少なくとも一つのダミー素子8が付加されている半導体集積回路。

請求項（抜粋）：

クロックドライバと該クロックドライバからのクロック信号が分配される複数のクロックネット群とから形成されたクロックネットワークとから構成された半導体集積回路に於いて、該クロックネット相互間のクロックスキューを少なくする為に、選択された少なくとも一つのクロックネットに、該クロックネットに通常付加されている所定の機能素子に加えて、少なくとも一つのダミー素子が付加されている事を特徴とする半導体集積回路。

引用特許：

審査官引用 (4件)

• 特開平1-196137
  
• 特開平2-054950
  
• 特開平3-163850
  
• 特開昭63-293941