特許

J-GLOBAL ID：200903020642765848

スイッチング電源

発明者： 宮田 正明
出願人/特許権者： ミツミ電機株式会社
代理人 (1件)： 林 孝吉
公報種別：公開公報
出願番号（国際出願番号）：特願平8-123829
公開番号（公開出願番号）：特開平9-308240
出願日： 1996年05月17日
公開日（公表日）： 1997年11月28日
要約：

【要約】【課題】 スイッチング電源のスイッチング損失を解消する。【解決手段】 スイッチングトランスT1を駆動するFET(Q1)のゲートは、スイッチングトランジスタQ2のコレクタと、帰還回路R7,C4を通じてスイッチングトランスT1の三次巻線に接続されている。また、ドレインと一次側+電源ラインとはコンデンサC3を介して接続されている。帰還抵抗R7とFET(Q1)の寄生入力静電容量CISS とによってゲート信号の遅延回路を構成し、3次巻線からFET(Q1)へ供給されるゲート信号の立ち上がりを減速して、ドレイン電流の立ち上がりを遅延させる。コンデンサC3はFET(Q1)のドレイン電圧の立上がりを減速し、ドレイン電流とドレイン電圧がゼロクロススイッチングしてスイッチング損失が解消される。

請求項（抜粋）：

整流回路により交流電源を整流した直流電源とスイッチングトランジスタのコレクタとの間にFETのゲートを接続し、前記スイッチングトランジスタによってFETのゲート電圧を制御し、前記直流電源をFETにてスイッチングしてスイッチングトランスの一次巻線に供給し、前記スイッチングトランスの二次側交流電流を整流して定電圧直流電流を出力するスイッチング電源において、前記FETのゲートと前記スイッチングトランスの三次巻線とを接続するゲート制御線に挿入した帰還抵抗と、前記FETの入力静電容量とによってゲート信号の立ち上がりを遅延させ、前記直流電源と前記FETのドレインとの間、且つ/または前記FETのドレインとアースとの間に挿入したコンデンサによってドレイン電圧の立ち上がりを遅延させてゼロクロススイッチングさせるように構成したことを特徴とするスイッチング電源。

IPC (2件)：

H02M 3/28 ,  H02M 1/08 331

FI (2件)：

H02M 3/28 H ,  H02M 1/08 331 Z