特許

J-GLOBAL ID：200903020689246946

デュアル・インレイド構造を有する半導体素子の形成方法

発明者： ジェフリー・ティー・ウェゼル ,  ジョン・ジェイ・スタンクス
出願人/特許権者： モトローラ・インコーポレイテッド
代理人 (1件)： 大貫 進介 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-254627
公開番号（公開出願番号）：特開平11-154705
出願日： 1998年08月24日
公開日（公表日）： 1999年06月08日
要約：

【要約】【課題】 デュアル・インレイド・プロセスを低-k誘電体材料に適用する場合の欠点を克服する半導体素子の製造方法を提供する。【解決手段】 半導体素子(1)を形成する方法において、金属相互接続部(12)を有する基板(10)を用意し、基板(10)および金属相互接続部(12)上にバイア・レベル間誘電体(ILD)層(20)を堆積し、バイアILD層(20)にエッチングを行い金属相互接続部(12)上にバイア(30)を形成し、バイアILD層(12)およびバイア(30)上にトレンチILD層(32)を堆積し、トレンチILD層(32)にエッチングを行いトレンチ(40)を形成し、このトレンチ(40)をバイア(12)と隣接させ、金属(44)を堆積してバイア(30)およびトレンチ(40)を充填し、金属相互接続部(12)との電気接続を与える。

請求項（抜粋）：

半導体素子の形成方法であって:金属相互接続部(12)を有する基板(10)を用意する段階;前記基板および前記金属相互接続部上に、バイア・レベル間誘電体層を堆積する段階;前記バイア・レベル間誘電体層(20)にエッチングを行い、前記金属相互接続部上にバイア(30)を形成する段階;前記バイア・レベル間誘電体層および前記バイア上に、トレンチ・レベル間誘電体層(32)を堆積する段階;前記トレンチ・レベル間誘電体層にエッチングを行いトレンチ(40)を形成し、該トレンチを前記バイアに隣接させる段階;および金属(44)を堆積し、前記バイアおよび前記トレンチを充填し、前記金属相互接続部との電気接続を与える段階;から成ることを特徴とする方法。

IPC (2件)：

H01L 21/768 ,  H01L 21/762

FI (3件)：

H01L 21/90 C ,  H01L 21/76 D ,  H01L 21/90 S

引用特許：

審査官引用 (2件)

• 配線構造およびこの配線構造の形成方法ならびにこの配線構造を適用する半導体集積回路
  公報種別：公開公報   出願番号：特願平10-195642   出願人：川崎製鉄株式会社
• 半導体装置の製造方法
  公報種別：公開公報   出願番号：特願平9-064962   出願人：ソニー株式会社