特許

J-GLOBAL ID：200903020704746578

指定されたメモリアクセスが発生するまでスレッドの実行をサスペンドする方法及び装置

発明者： マー,デボラ ,  ロジャース,スコット ,  ヒル,デイヴィッド ,  カウシック,シヴナンダン ,  クロスランド,ジェイムズ ,  コウファティ,デイヴィッド
出願人/特許権者： インテル コーポレイション
代理人 (3件)： 伊東 忠彦 ,  大貫 進介 ,  伊東 忠重
公報種別：公表公報
出願番号（国際出願番号）：特願2003-558691
公開番号（公開出願番号）：特表2006-500639
出願日： 2002年12月11日
公開日（公表日）： 2006年01月05日
要約：

指定されたメモリアクセスが発生するまでスレッドの実行をサスペンドする技術。一実施例では、プロセッサは複数のスレッドを実行することができる複数の実行ユニットを有する。第1スレッドはモニタアドレスを指定する命令を有する。サスペンド論理は第1スレッドの実行をサスペンドし、モニタは指定されたモニタアドレスへのアクセスに応答して、第1スレッドを再開させる。

請求項（抜粋）：

モニタアドレスを示す関連するアドレスオペランドを有する第1命令を有する第1スレッドを含む複数のスレッドの実行を可能にする複数の実行ユニットと、 前記第1スレッドの実行をサスペンドするサスペンド論理と、 前記モニタアドレスへのメモリアクセスに応答して前記第1スレッドを再開させるモニタとを有することを特徴とするプロセッサ。

IPC (3件)：

G06F 9/46 ,  G06F 9/38 ,  G06F 12/08

FI (5件)：

G06F9/46 340B ,  G06F9/38 310E ,  G06F12/08 509Z ,  G06F12/08 531B ,  G06F12/08 565

Fターム (9件)：

5B005JJ11 ,  5B005KK14 ,  5B005MM05 ,  5B005PP03 ,  5B005UU32 ,  5B013DD04 ,  5B098GA05 ,  5B098GC01 ,  5B098GC20

引用特許：

審査官引用 (2件)

• 特許第6493741号
  
• 特許第6247025号