特許

J-GLOBAL ID：200903020711169390

薄膜トランジスタの製造方法

発明者： 佐々木 昭史
出願人/特許権者： 三洋電機株式会社
代理人 (1件)： 目次 誠 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平5-242875
公開番号（公開出願番号）：特開平7-106582
出願日： 1993年09月29日
公開日（公表日）： 1995年04月21日
要約：

【要約】【目的】 ゲート電極上に低抵抗化のための金属電極を設けたオフセットゲート構造及びLDD構造の薄膜トランジスタの製造方法において、製造工程をより簡易にし、金属電極のパターンずれによるチャンネル長のばらつきを防止し、高精細化を可能にする。【構成】 半導体膜22上のゲート絶縁膜23上にチャンネル領域28またはチャンネル領域28とLDD領域となる半導体膜22の部分全体を覆うようにゲート電極24を形成し、このゲート電極24をマスクにして半導体膜22に不純物をドープすることによりソース領域26及びドレイン領域27を形成し、ゲート電極24上にゲート電極24より幅の狭い金属電極31を形成し、金属電極31からはみ出たゲート電極24の部分をエッチング等により除去する。LDD構造とする場合には、幅が狭められたゲート電極24をマスクとして不純物をドープすることによりLDD領域を形成する。

請求項（抜粋）：

ドーピングにより半導体膜にソース領域及びドレイン領域がそれぞれ形成されており、ソース領域とドレイン領域の間のチャンネル領域の上方にゲート絶縁膜を介してゲート電極が形成され、かつゲート電極の幅がチャンネル領域の幅よりも狭くなるようにオフセット部が形成されている薄膜トランジスタの製造方法であって、前記半導体膜上のゲート絶縁膜の上にチャンネル領域となる半導体膜の部分全体を覆うようにゲート電極を形成する工程と、前記ゲート電極をマスクとして前記半導体膜に不純物をドープすることにより前記ソース領域及び前記ドレイン領域を形成する工程と、前記ゲート電極上にゲート電極より幅の狭い金属電極を形成する工程と、前記金属電極からはみ出た前記ゲート電極の部分を除去することにより前記オフセット部を形成する工程とを備える、薄膜トランジスタの製造方法。

IPC (2件)：

H01L 29/786 ,  H01L 21/336

FI (2件)：

H01L 29/78 311 P ,  H01L 29/78 311 G