特許
J-GLOBAL ID：200903020716582937
定電流回路
発明者：
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出願人/特許権者：
代理人 (1件)：
碓氷 裕彦
公報種別：公開公報
出願番号（国際出願番号）：特願平6-253242
公開番号（公開出願番号）：特開平8-116221
出願日： 1994年10月19日
公開日（公表日）： 1996年05月07日
要約：
【要約】【目的】 待機状態においてはIrefを遮断すると同時にバイアス電圧を0とすることにより、低消費電力化が可能な定電流回路を提供することを目的とする。【構成】 第1、第2のスイッチ回路3、4により、演算増幅器に信号が入力されない待機状態においては、定電流回路に流れる電流Irefを遮断するとともに、バイアス電圧出力Vbiasを0することができるため、Iref及び演算増幅器のバイアス電流I1,I2を完全に0とでき、低消費電力化が可能となる。またスイッチ制御回路5で第1、第2のスイッチ回路3、4のオン、オフのタイミングを制御することにより、動作状態と待機状態との切り換え時には抵抗Rが電源電圧VDDとグランド間に直結されないため、切り換え時にラッシュ電流が流れることもなく、さらに低消費電力化される。
請求項（抜粋）：
ゲートをドレインに接続するとともに、前記ドレインをバイアス電圧出力端子とするMOSトランジスタと、前記MOSトランジスタのドレインに一端を接続した抵抗と、前記抵抗の一端に前記抵抗とは直列に接続され、前記抵抗への電流の流し込み、遮断を制御する第1のスイッチ回路と、前記MOSトランジスタのゲートに接続され、前記MOSトランジスタの導通又は非導通及び前記バイアス電圧の出力又は停止を制御する第2のスイッチ回路と、前記第1、第2のスイッチ回路のオン、オフのタイミングを制御するスイッチ制御回路と、を備えることを特徴とする定電流回路。
IPC (5件)：
H03F 3/343
, G05F 3/26
, H03F 1/02
, H03F 3/45
, H03K 17/687
