特許

J-GLOBAL ID：200903020722635279

セラミックス回路基板

発明者： 小森田 裕 ,  田中 忠 ,  那波 隆之 ,  日野 高志
出願人/特許権者： 株式会社東芝
代理人 (1件)： 波多野 久 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平5-336723
公開番号（公開出願番号）：特開平7-202063
出願日： 1993年12月28日
公開日（公表日）： 1995年08月04日
要約：

【要約】【目的】半導体素子を銅回路板に半田接合する際の半田巣の発生を防止し、半導体素子とセラミックス基板との間の熱抵抗値のばらつきを低減するとともに、半導体素子搭載部に作用する熱応力を緩和することが可能なセラミックス回路基板を提供する。【構成】セラミックス基板2上の所定位置に銅回路板3a,3b,3cを配置して加熱することにより銅回路板を直接接合したり、またはTi,Zr,Hf等の活性金属を含有するろう材を介して一体に接合し、この銅回路板3a上の半導体素子搭載部に半田層を介して半導体素子5を接合するセラミックス回路基板1a,1bにおいて、溝9または穴を形成した銅板要素10を上記半導体素子搭載部に接合し、この銅板要素10の溝9または穴を形成した側の表面上に半田層を介して半導体素子5を一体に接合したことを特徴とする。

請求項（抜粋）：

セラミックス基板上の所定位置に銅回路板を配置して加熱することにより銅回路板を直接接合し、この銅回路板上の半導体素子搭載部に半田層を介して半導体素子を接合するセラミックス回路基板において、溝または穴を形成した銅板要素を上記半導体素子搭載部に直接接合し、この銅板要素の溝または穴を形成した側の表面上に半田層を介して半導体素子を一体に接合したことを特徴とするセラミックス回路基板。

IPC (2件)：

H01L 23/12 ,  H01L 21/52