特許
J-GLOBAL ID：200903020745111390

半導体装置

発明者：
後藤 智幸

後藤 智幸 について


出願人/特許権者：
株式会社リコー

株式会社リコー について


代理人 (3件)： 田中 光雄 ,  田村 恭生 ,  石野 正弘
公報種別：公開公報
出願番号（国際出願番号）：特願2008-043966
公開番号（公開出願番号）：特開2009-206122
出願日： 2008年02月26日
公開日（公表日）： 2009年09月10日
要約：
【課題】抵抗値が大きく異なる抵抗の組み合わせでもよく、しかも配線がそれほど煩雑にならず高精度が必要な抵抗の抵抗値比を正確に設定することができる分圧回路を構成することができる半導体装置を得る。【解決手段】抵抗値が大きい上位3つの主要3抵抗R1,R2,Rt1ごとの単位抵抗をまとめた小ブロックを隣接して配置した組A〜Gを作り、該組を単位として、抵抗レイアウト領域の中央部に隣接して配置し、残りのトリミング抵抗Rt2〜Rt7は、それぞれ単位抵抗単位で2つに分割し、主要3抵抗R1,R2,Rt1の両側に対称に配置するようにした。このとき、抵抗値の大きいトリミング抵抗ほど中央寄りに配置し、更に抵抗レイアウト領域の最も外側にはそれぞれダミー抵抗を配置するようにした。【選択図】図2
請求項（抜粋）：
半導体チップ上に複数の単位抵抗を平行に並べて形成された抵抗レイアウト領域に、少なくとも、第1抵抗と、第2抵抗と、前記抵抗レイアウト領域外に形成されたトリミングヒューズが並列に接続された1つ以上のトリミング抵抗とを直列に接続した回路が形成され、該直列回路に印加された電圧を分圧して出力する分圧回路を内蔵した半導体装置において、 前記第1抵抗、第2抵抗及びトリミング抵抗の中で抵抗値の大きい上位3つの主要3抵抗は、それぞれ所定の数の前記単位抵抗からなる各ブロックに分割され、該主要3抵抗の各1つの該ブロックが隣接して配置されてなる1つの組をそれぞれ形成し、該各組は、前記抵抗レイアウト領域の中央部に、隣接して配置されることを特徴とする半導体装置。
IPC (2件)：
H01L 21/822 ,  H01L 27/04
FI (2件)：
H01L27/04 A ,  H01L27/04 V
Fターム (11件)：
5F038AR21 ,  5F038AR22 ,  5F038AV02 ,  5F038AV10 ,  5F038AV15 ,  5F038BB05 ,  5F038CA02 ,  5F038CA05 ,  5F038CA06 ,  5F038CA07 ,  5F038EZ20
引用特許：
出願人引用 (3件)
  • 特開昭58-100449号公報
  • 半導体装置
    公報種別：公開公報   出願番号：特願平11-096162   出願人：富士電機株式会社
  • 特許第3887260号公報
審査官引用 (6件)
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