多相クロック発生回路

発明者： ,
出願人/特許権者：
代理人 (1件)：京本直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平5-318677
公開番号（公開出願番号）：特開平7-099428
出願日： 1993年12月17日
公開日（公表日）： 1995年04月11日
要約：

【要約】【目的】多相クロック発生回路のクロックドライバの貫通電流をなくし、消費電力,電源ノイズおよびグランドノイズを低減させる。又、クロック間のディレイを任意に変えられるようにして、用途に適したスピードの多相クロックを得られるようにする。【構成】入力クロックφによりNANDゲート5m ,NORゲート7m ,NANDゲート5n 及びNORゲート7n の出力を制御する。これら4つの論理ゲートの出力で、クロックドライバ1m のpMOSトランジスタPm ,nMOSトランジスタNm 及びクロックドライバ1n のpMOSトランジスタPn ,nMOSトランジスタNn を個別に制御し、出力クロックφm ,φn のレベル変化の際に、クロックドライバ1m ,1n を構成するp・n両チャネルのMOSトランジスタを同時にオフさせて、電源・グランド間を流れる貫通電流をなくす。

請求項（抜粋）：

直列接続したpチャネルMOSトランジスタとnチャネルMOSトランジスタとからなるドライバ回路とこのドライバ回路の動作を制御する論理回路とを含む出力回路を2組備え、外部から入力される単相クロック信号を一方の論理回路に入力し前記単相クロック信号を反転した反転クロック信号を他方の論理回路に入力して2つのドライバ回路の動作状態が互いに反対の状態となるようにすると共に、それぞれの論理回路の出力信号を遅延させて互いに相手の論理回路に入力するように構成することにより、前記2つのドライバ回路からアクティブ期間に重なりのない二相のクロック信号を取り出すようにした多相クロック発生回路において、前記2つの論理回路のそれぞれを、前記ドライバ回路を構成するpチャネルMOSトランジスタの導通状態を制御するNANDゲートとnチャネルMOSトランジスタの導通状態を制御するNORゲートとで構成して、pチャネルMOSトランジスタとnチャネルMOSトランジスタとを別個に制御するようにすると共に、それぞれの論理回路が互いに相手の論理回路に対して、NANDゲート及びNORゲートのいずれか一方の出力信号を遅延させて相手の論理回路内のNANDゲート及びNORゲートの一つの入力信号とするように構成することにより、それぞれのドライバ回路の状態遷移のときにそのドライバ回路を構成するpチャネルMOSトランジスタとnチャネルMOSトランジスタとが同時に非導通状態となってハイインピーダンス状態の期間が生じるようにしたことを特徴とする多相クロック発生回路。

IPC (6件)：

H03K 5/15 , G06F 1/06 , G06F 15/78 510 , H03K 5/13 , H03K 17/16 , H03K 17/687

FI (4件)：

H03K 5/15 G , G06F 1/04 311 Z , G06F 1/04 312 A , H03K 17/687 F

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