特許
J-GLOBAL ID：200903020765611802
位相同期回路の異常検出方式
発明者：
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出願人/特許権者：
代理人 (1件)：
鈴木 敏明
公報種別：公開公報
出願番号（国際出願番号）：特願平6-196639
公開番号（公開出願番号）：特開平8-065287
出願日： 1994年08月22日
公開日（公表日）： 1996年03月08日
要約：
【要約】【目的】 同期外れ、定常位相誤差の変動、入力クロック異常を検出でき、その検出精度が回路特性の劣化、素子の偏差、電源変動に左右させず、しかも異常検出感度の調整、変更が容易なPLL異常検出方式を提供する。【構成】 入力クロックの同期比較点を基準としてVCO出力クロックをカウントすることにより、その同期基準点の前後に1対の異常検出ポイント1,2を作成する異常検出ポイント作成回路11,12と、各異常検出ポイント1,2で入力クロックのレベルをラッチして判定するDFF13,14と、このDFF131,4の各出力の論理和からPLLの異常を判定するORゲート15とを具備して構成される。
請求項（抜粋）：
入力クロックの同期基準点に対し電圧制御型発振器の出力クロックから生成される帰還ループクロックの同期比較点の位相を同期させる位相同期回路の異常を検出する異常検出方式において、前記入力クロックの同期比較点を基準として前記電圧制御型発振器出力クロックをカウントすることにより、その同期基準点の前後に1対の異常検出ポイントを作成する異常検出ポイント作成手段と、この手段で作成される各異常検出ポイントで前記入力クロックのレベルを判定するレベル判定手段と、この手段の2つのレベル判定結果から前記位相同期回路の異常を判定する異常判定手段とを具備し、正常時に1対の異常検出ポイント間でPLL入力クロックの同期基準点を検出することを特徴とする位相同期回路の異常検出方式。
IPC (3件)：
H04L 7/00
, H03L 7/095
, H04L 7/033
H03L 7/08 B
, H04L 7/02 B
