特許
J-GLOBAL ID：200903020807212911
プロセッサ間におけるサービス要求制御方式
発明者：
,
出願人/特許権者：
代理人 (1件)：
真田 有
公報種別：公開公報
出願番号（国際出願番号）：特願平4-019952
公開番号（公開出願番号）：特開平5-216792
出願日： 1992年02月05日
公開日（公表日）： 1993年08月27日
要約：
【要約】【目的】 本発明は、プロセッサ間におけるサービス要求制御方式に関し、待ち行列の管理や共通メモリの排他制御等を気にすることなく、プロセッサ間のサービス要求の高速の受渡しを可能にすることを目的とする。【構成】 CPU2-kは、送信データを主記憶装置1におけるデータ領域10-iに格納した後、割込み要求レジスタ3-mのkビット目に1を書き込むことにより、CPU2-mに割込みを発生させてデータ送信したことを通知するとともに、CPU2-mは、その割込み要求レジスタ3-mの内容を読み込んでオンのビットを調べ、kビット目に対応する該主記憶装置1のデータ転送領域10-iのデータを読み込むことにより、CPU2-kからCPU2-mにデータを転送するように構成する。
請求項（抜粋）：
共通バスに接続された主記憶装置(1)と複数のCPU(2-1〜2-n,nは任意の自然数)とから構成され、該主記憶装置(1)には、CPU(2-k)からCPU(2-m)(k=1〜n,m=1〜n,k≠m:k,mはともに自然数)に転送するデータ(k→m)を格納するデータ領域(10-i:i=1〜n,nは自然数)が割り当てられ、各CPU(2-1〜2-n)は、割込み要求レジスタ(3-1〜3-n)を有し、該CPU(2-k)は、送信データ(k→m)を該主記憶装置(1)における該データ領域(10-i)に格納した後、該割込み要求レジスタ(3-m)のkビット目に1を書き込むことにより、該CPU(2-m)に割込みを発生させてデータ送信したことを通知するとともに、該CPU(2-m)は、その割込み要求レジスタ(3-m)の内容を読み込んでオンのビットを調べ、kビット目に対応する該主記憶装置(1)の該データ転送領域(10-i:k→m)のデータ(k→m)を読み込むことにより、該CPU(2-k)から該CPU(2-m)にデータ(k→m)を転送することを特徴とする、プロセッサ間におけるサービス要求制御方式。
IPC (2件)：
G06F 13/00 353
, G06F 15/16 310
