特許

J-GLOBAL ID：200903020842168348

半導体記憶装置の製造方法

発明者： 佐藤 靖史 ,  小林 康孝 ,  河津 佳幸
出願人/特許権者： 沖電気工業株式会社
代理人 (1件)： 清水 守 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-084017
公開番号（公開出願番号）：特開2000-277707
出願日： 1999年03月26日
公開日（公表日）： 2000年10月06日
要約：

【要約】【課題】 選択的エピタキシャルにより、フラッシュ・メモリー部の高耐圧化を図り得る半導体記憶装置の製造方法を提供する。【解決手段】 同一ウエハ内にフラッシュ・メモリー混載ロジックLSIを形成する半導体記憶装置の製造方法において、ロジックLSI部1Aをレジスト(9)でマスクしフラッシュ・メモリー部1Bの保護酸化膜(4)を除去する工程と、前記保護酸化膜(4)をマスクとして、SOIボディ(3)上に厚いシリコン膜(7)をエピタキシャル成長させる工程と、前記保護酸化膜(4)を除去する工程を順に施す。

請求項（抜粋）：

同一ウエハ内にフラッシュ・メモリー混載ロジックLSIを形成する半導体記憶装置の製造方法において、(a)ロジックLSI部をレジストでマスクしフラッシュ・メモリー部の保護酸化膜を除去する工程と、(b)前記保護酸化膜をマスクとしてSOIボディ上に厚いシリコン膜をエピタキシャル成長させる工程と、(c)前記保護酸化膜を除去する工程を順に施すことを特徴とする半導体記憶装置の製造方法。

IPC (5件)：

H01L 27/10 481 ,  H01L 27/115 ,  H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792

FI (3件)：

H01L 27/10 481 ,  H01L 27/10 434 ,  H01L 29/78 371

Fターム (36件)：

5F001AA25 ,  5F001AD53 ,  5F001AD62 ,  5F001AD70 ,  5F001AE08 ,  5F001AG02 ,  5F001AG26 ,  5F001AG40 ,  5F083EP23 ,  5F083EP54 ,  5F083ER22 ,  5F083GA24 ,  5F083GA27 ,  5F083HA02 ,  5F083HA07 ,  5F083JA02 ,  5F083JA32 ,  5F083JA39 ,  5F083JA40 ,  5F083MA05 ,  5F083MA06 ,  5F083MA19 ,  5F083PR05 ,  5F083PR12 ,  5F083PR21 ,  5F083PR25 ,  5F083PR34 ,  5F083PR39 ,  5F083PR43 ,  5F083PR53 ,  5F083ZA02 ,  5F083ZA03 ,  5F083ZA04 ,  5F083ZA07 ,  5F083ZA08 ,  5F083ZA12