特許

J-GLOBAL ID：200903020867475865

シリアルリンクトランスミッタにおける節電

発明者： クレメンツ、スティーヴン ,  コックス、キャリー ,  クランフォード、ハイデン
出願人/特許権者： インターナショナル・ビジネス・マシーンズ・コーポレーション
代理人 (4件)： 坂口 博 ,  市位 嘉宏 ,  上野 剛史 ,  太佐 種一
公報種別：公表公報
出願番号（国際出願番号）：特願2006-537280
公開番号（公開出願番号）：特表2007-510343
出願日： 2004年10月20日
公開日（公表日）： 2007年04月19日
要約：

シリアルリンクトランスミッタにおける節電の局面を説明する。局面は、セグメントのパラレル配列を設けることを含み、各セグメントは、シリアルリンクトランスミッタのプレバッファと出力段回路とを備え、各セグメントは、独立にイネーブルされて、シリアルリンクトランスミッタの信号路における実質的に一定の伝搬遅延を維持しながら、複数の電力レベルと、プリエンファシスの複数のレベルとを実現する。さらなる局面は、セグメントにおける制御可能なアイドル状態を実施するためのプレバッファ段回路におけるバイパス路と、スルーレート制御機能のためのセクション化された部分として、プレバッファ回路における末尾電流および抵抗負荷要素とを設けることを含む。トランスミッタ信号路におけるプリエンファシス遅延回路を有する制御要素を設けて、プリエンファシス遅延回路の最終遅延化ビットの反転を可能にして、プリエンファシスの重みの極性変更を実現することも含まれる。

請求項（抜粋）：

セグメントのパラレル配列を備える回路であって、各セグメントは、プレバッファと、出力段回路とを備え、各セグメントは、独立にイネーブルされて、シリアルリンクトランスミッタの信号路における実質的に一定の伝搬遅延を維持しながら、複数の電力レベルと、プリエンファシスの複数のレベルとを実現する、回路。

IPC (3件)：

H04L 25/02 ,  H03K 19/017 ,  H03K 5/12

FI (3件)：

H04L25/02 S ,  H03K19/00 101F ,  H03K5/12

Fターム (23件)：

5J056AA04 ,  5J056BB00 ,  5J056BB17 ,  5J056CC00 ,  5J056CC01 ,  5J056CC05 ,  5J056CC14 ,  5J056DD12 ,  5J056DD28 ,  5J056DD59 ,  5J056EE06 ,  5J056EE08 ,  5J056EE15 ,  5J056FF01 ,  5J056FF07 ,  5J056FF09 ,  5J056GG08 ,  5J056GG10 ,  5K029AA03 ,  5K029DD24 ,  5K029EE18 ,  5K029GG05 ,  5K029GG07