特許
J-GLOBAL ID：200903020912884402
たて型半導体素子およびその製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
山口 巖
公報種別：公開公報
出願番号（国際出願番号）：特願平7-164965
公開番号（公開出願番号）：特開平8-213613
出願日： 1995年06月30日
公開日（公表日）： 1996年08月20日
要約：
【要約】【目的】蓄積型のMOSFETにおいて、耐圧を向上させ、また、漏れ電流を減少させる。【構成】ゲート電極46を埋め込んだトレンチ52の端部近傍および最外側のトレンチの外側を基板と同じ導電型にし、その部分を除いた部分にn+ ソース領域44を形成して、ゲートを負バイアスしたときに形成される空乏層の内部に活性領域が入るようにする。また、高濃度のn+ サブストレート41上に低濃度のnエピタキシャル層42と、その上にさらに低濃度のn- エピ層43を積層し、表面から、nエピタキシャル層42に達するトレンチ52を形成し、その内部にゲート酸化膜45を介してゲート電極46を充填する。nエピタキシャル層42での耐圧分担比率が増し、ゲート酸化膜の耐圧分担比率が減って素子全体としては耐圧が向上する。
請求項（抜粋）：
第一導電型半導体基板上に、同一導電型で半導体基板より低濃度の半導体層を積層した半導体積層板の半導体層の表面層に形成した高濃度の第一導電型ソース領域と、半導体積層板の表面から第一導電型ソース領域を貫通するトレンチと、そのトレンチ内にゲート酸化膜を介して充填されたゲート電極と、そのゲート電極の上に形成された絶縁膜と、第一導電型ソース領域の表面に設けられたソース電極と、第一導電型半導体基板の裏面に設けられたドレイン電極とを有するたて型半導体素子において、ゲート電極を埋めたトレンチの端部近傍部分および最外側のトレンチの外側部分の表面層が第一導電型であり、その部分を除いて第一導電型ソース領域が形成されていることを特徴とするたて型半導体素子。
IPC (2件)：
FI (2件)：
H01L 29/78 653 A
, H01L 29/78 658 G
