特許

J-GLOBAL ID：200903020914593472

2レベルの分岐予測キャッシュによる分岐予測

発明者： ジェラルド ディー. ズラスキー ,  ジェイムズ エス. ロバーツ
出願人/特許権者： アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド
代理人 (3件)： 鈴木 正剛 ,  佐野 良太 ,  村松 義人
公報種別：公表公報
出願番号（国際出願番号）：特願2003-521935
公開番号（公開出願番号）：特表2005-500616
出願日： 2002年06月27日
公開日（公表日）： 2005年01月06日
要約：

分岐予測を実行するための方法およびメカニズム。プロセッサ(10)に、命令の組に対応する分岐予測情報をストアするように構成された1次レベル分岐予測キャッシュ(206)が設けられる。さらに、1次レベルキャッシュから排除された分岐予測情報をストアするために2次レベル分岐予測キャッシュ(260,1828)が使用される。2次レベル分岐予測キャッシュは、1次レベルキャッシュから排除された情報の一部のみをストアするように構成されている。1次レベルキャッシュから排除され、2次レベルキャッシュにストアされない分岐予測情報は破棄される。1次レベルキャッシュでミスが発生すると、2次レベルキャッシュが、ミスに対応する分岐予測情報を格納しているかどうかが判定される。対応する分岐予測情報が2次レベルキャッシュで検出された場合、2次レベルキャッシュから検出された分岐予測情報がフェッチされて、完全な分岐予測情報の生成に使用される。この予測情報は、のちに分岐予測の作成に使用され得る。

請求項（抜粋）：

1次レベルキャッシュ(206)が第1のアドレスに対応する分岐予測情報(450,52)を有さないことを検出するステップと、 2次レベルキャッシュ(260,1828)が前記第1のアドレスに対応する分岐予測情報を有するかどうかを判定するステップと、 前記2次レベルキャッシュ(260)が前記情報を有することが検出されると、第1の分岐予測の一部を含む前記情報を使用して前記第1の分岐予測を再生成するステップと、 前記第1のアドレスに対応する、前記1次レベルキャッシュ(206)の第1のエントリ(2100)に前記第1の分岐予測をストアするステップとを含む方法。

IPC (2件)：

G06F9/38 ,  G06F12/08

FI (6件)：

G06F9/38 330B ,  G06F9/38 310A ,  G06F12/08 505B ,  G06F12/08 507Z ,  G06F12/08 509D ,  G06F12/08 559Z

Fターム (7件)：

5B005JJ13 ,  5B005LL01 ,  5B005MM02 ,  5B005MM05 ,  5B005NN23 ,  5B005UU32 ,  5B013BB02