特許
J-GLOBAL ID：200903020934727270
半導体装置の製造方法
発明者：
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出願人/特許権者：
公報種別：公開公報
出願番号（国際出願番号）：特願平9-070095
公開番号（公開出願番号）：特開平10-270381
出願日： 1997年03月24日
公開日（公表日）： 1998年10月09日
要約：
【要約】【課題】 接合深さの極めて浅い不純物拡散層の上でその表面状態に敏感な金属膜を用いてサリサイド・プロセスを行う場合にも、不純物拡散層を十分に低抵抗化し、かつシリサイド層の突き抜けによる接合破壊を防止する。【解決手段】 金属膜を被覆する前のソース/ドレイン領域9pの表面を、H2O2 等の酸化剤を添加した希フッ酸溶液を用いてウェットエッチングすることにより、自然酸化膜とSiリッチなサブオキサイドを徹底的に除去すると共に、基体の表面粗度Rを減ずる。この前処理は、不活性ガスの高密度プラズマ照射やケミカル・ドライエッチングにより行っても良い。この後、ソース/ドレイン領域9pの表面をCo膜等の金属膜で被覆し、シリサイド化アニールを経て薄くかつ厚さの均一なシリサイド層を形成する。
請求項（抜粋）：
シリコン系材料層の表層部を自己整合的にシリサイド化する半導体装置の製造方法であって、前記シリコン系材料層の表層部に成長したシリコン酸化膜を除去するための第1の前処理を行い、該シリコン系材料層の最終的な表面粗度をシリコン酸化膜成長時の表面粗度と等しいか、もしくはこれよりも小とする第1工程と、前記シリコン系材料層の表面を金属膜で被覆する第2工程と、熱処理を行い、前記金属膜と前記シリコン系材料層の表層部とを反応させてシリサイド層を形成する第3工程とを有することを特徴とする半導体装置の製造方法。
IPC (5件)：
H01L 21/28 301
, H01L 21/8238
, H01L 27/092
, H01L 29/78
, H01L 21/336
H01L 21/28 301 S
, H01L 27/08 321 A
, H01L 29/78 301 P
