特許
J-GLOBAL ID：200903020972650125
半導体装置
発明者：
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出願人/特許権者：
代理人 (1件)：
中村 純之助
公報種別：公開公報
出願番号（国際出願番号）：特願平7-003300
公開番号（公開出願番号）：特開平8-191144
出願日： 1995年01月12日
公開日（公表日）： 1996年07月23日
要約：
【要約】【目的】InP基板に格子整合するInxAl1-xAs/InyGa1-yAsPN接合を利用する素子構造の安定性の確保と信頼性の増大をはかり、特にJFETの素子構造を安定化し、長期の使用に耐える信頼性の高い高耐圧エンハンスメント型JFETを実現する。【構成】歪整合するシュ-ドモルヒック(Pseudomorphic)構造のAlzGa1-zAs層(または、これに準じる層)をPN接合部に挿入して素子の活性層をシュ-ドモルヒック構造のAlzGa1-zAs層で保護する構造とし、その上に絶縁保護膜を形成する構造とする。JFETに適用の場合は、ソ-ス(ドレイン)ゲ-ト目開き部分の表面電位と、PN接合のビルトインポテンシャルの差を利用してエンハンスメント型を構成し、目開き部分のシュ-ドモルヒック構造のAlzGa1-zAs層(または、これに準じる層)上に絶縁保護膜を形成する。
請求項（抜粋）：
InPに格子整合するInxAl1-xAs層とInyGa1-yAs層のヘテロ接合系におけるPN接合を有する半導体装置において、上記PN接合部の各層に接続する電極間に露出する上記InxAl1-xAs層上もしくは上記InyGa1-yAs層上に、歪整合するシュ-ドモルヒック(Pseudomorphic)構造のAlzGa1-zAs層もしくは該シュ-ドモルヒック構造に準じる層を形成し、該シュ-ドモルヒック構造のAlzGa1-zAs層もしくは該シュ-ドモルヒック構造に準じる層上に保護絶縁膜を少なくとも設けてなることを特徴とする半導体装置。
IPC (9件)：
H01L 29/778
, H01L 21/338
, H01L 29/812
, H01L 21/20
, H01L 29/205
, H01L 21/331
, H01L 29/73
, H01L 21/337
, H01L 29/808
H01L 29/80 H
, H01L 29/205
, H01L 29/72
, H01L 29/80 C
