短い複素乗算器及び独立ベクトル・ロード・ユニットを含むクラスタードSIMDマイクロ・アーキテクチャを有するプログラマブル・デジタル信号プロセッサ

発明者： , ,
出願人/特許権者：
代理人 (4件)：恩田博宣 , 恩田誠 , 本田淳 , 池上美穂
公報種別：公表公報
出願番号（国際出願番号）：特願2008-525963
公開番号（公開出願番号）：特表2009-505214
出願日： 2006年08月09日
公開日（公表日）： 2009年02月05日
要約：

プロセッサは、複数のアクセラレータ・ユニットと複素数計算ユニットを備える。複数のアクセラレータ・ユニットの各々は一つ以上の専用機能を実行しうる。プロセッサ・コアは整数命令を実行可能な整数実行ユニットを含む。複素数計算ユニットは複素数計算論理ユニット実行パイプラインを含み得、実行パイプラインは一つ以上のデータパス及びベクトル・ロード・ユニットを含みうる。各々のデータパスは短い複素乗算器/アキュムレータ・ユニットを含み得、複素乗算器/アキュムレータ・ユニットは複素データ値に、{0,+/-1}+{0,+/-i}を含む数の集合に含まれる値を乗算するように構成しうる。ベクトル・ロード・ユニットによって複素データアイテムを各々のクロック・サイクルでフェッチでき、複素データアイテムが複素数計算論理ユニット実行パイプラインのいずれかのデータパスにおいて使用される。

請求項（抜粋）：

デジタル信号プロセッサであって、前記プロセッサは、各々のアクセラレータ・ユニットが一つ以上の専用機能を実行するように構成される複数のアクセラレータ・ユニットと;そして複数のアクセラレータ・ユニットに接続されるプロセッサ・コアとを備え、プロセッサ・コアは整数命令を実行するように構成される整数実行ユニットを含み;そして前記プロセッサは更に、複数のアクセラレータ・ユニットに接続される複素数計算ユニットを備え、複素数計算ユニットは複素数計算論理ユニット実行パイプラインを含み、前記実行パイプラインは: 一つ以上のデータパスを含み、各々のデータパスは、前記データパスにおいて複素ベクトル命令が実行されるように構成され、そして各々のデータパスは短い複素乗算器/アキュムレータ・ユニットを含み、複素乗算器/アキュムレータ・ユニットは複素データ値に、{0,+/-1}+{0,+/-i}を含む数の集合に含まれる値を乗算するように構成され;そして前記実行パイプラインは更に、短い各々の複素乗算器/アキュムレータ・ユニットに接続されベクトル・ロード・ユニットを含み、ベクトル・ロード・ユニットは、ベクトル・ロード・ユニットによって複素データアイテムが各々のクロック・サイクルでフェッチされて、複素数計算論理ユニット実行パイプラインのいずれかのデータパスにおいて使用されるように構成される、デジタル信号プロセッサ。

IPC (2件)：

G06F 17/16 , G06F 9/38

FI (3件)：

G06F17/16 N , G06F9/38 370C , G06F17/16 F

Fターム (9件)：

5B013AA14 , 5B013DD03 , 5B056AA05 , 5B056BB43 , 5B056BB45 , 5B056DD11 , 5B056FF01 , 5B056FF03 , 5B056FF16

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