特許

J-GLOBAL ID：200903021013106455

マスタスライス方式集積回路装置およびその配線方法

発明者： 西浦 雅夫 ,  奥野 訓孝
出願人/特許権者： 松下電子工業株式会社
代理人 (1件)： 宮井 暎夫
公報種別：公開公報
出願番号（国際出願番号）：特願平8-231965
公開番号（公開出願番号）：特開平10-074917
出願日： 1996年09月02日
公開日（公表日）： 1998年03月17日
要約：

【要約】【課題】 信号を遅延させる必要がある場合に、全体の回路構成を複雑にすることなく、配線の配置を容易にし、また、ゲート使用率の低下を抑制することができるマスタスライス方式集積回路装置を実現する。【解決手段】 信号遅延が必要となる配線11の最短経路の近傍で未使用となるトランジスタを選択し、そのトランジスタのゲート電極14を配線11の途中に挿入接続するとともに、そのトランジスタのソース・ドレイン領域13を電源またはグラウンド配線15に接続する。これにより、ゲート電極14を、安定した抵抗容量成分を有し、通常の配線11と比較して遅延効果の大きな遅延素子として用いることができるため、短い経路で所望の遅延時間を実現でき、従来のように配線を迂回させる必要もなく、また、遅延用のバッファ回路を挿入する等の回路変更もない。

請求項（抜粋）：

多数のトランジスタを含む基本パターンに配線を施したマスタスライス方式集積回路装置であって、前記多数のトランジスタのうち未使用となるトランジスタのゲート電極を信号遅延が必要な配線の一部に用いたことを特徴とするマスタスライス方式集積回路装置。

IPC (4件)：

H01L 27/118 ,  H01L 21/82 ,  H01L 27/04 ,  H01L 21/822

FI (3件)：

H01L 21/82 M ,  H01L 21/82 W ,  H01L 27/04 P

引用特許：

審査官引用 (2件)

• 特開昭61-144056
  
• 特開昭61-144056