特許

J-GLOBAL ID：200903021080618819

アクティブマトリクス基板の製造方法

発明者： 山川 真弥 ,  川合 勝博 ,  西野 浩己
出願人/特許権者： シャープ株式会社
代理人 (1件)： 山本 秀策
公報種別：公開公報
出願番号（国際出願番号）：特願平8-141987
公開番号（公開出願番号）：特開平9-325361
出願日： 1996年06月04日
公開日（公表日）： 1997年12月16日
要約：

【要約】【課題】 静電気対策を施したアクティブマトリクス基板を低コストで作製する。【解決手段】 端子部に、半導体層5cおよびn+-Si層6cからなる短絡配線14が設けられて、隣接するゲート配線12を接続している。この短絡配線14上には、ソース配線と同じ材料からなる層16cがパターン形成されており、TFTのチャネルエッチングの際にエッチングされない。この層16cは、ソース配線と同じ材料からなる画素電極のパターン形成と同時にエッチング除去することができる。

請求項（抜粋）：

基板上に、複数の走査配線および複数の信号配線が互いに交差して形成され、該走査配線および該信号配線の各交差部近傍に形成された薄膜トランジスタが、ゲート電極と、該ゲート電極を覆うゲート絶縁膜と、該ゲート絶縁膜上の半導体層と、該半導体層上で互いに離隔されたソース電極およびドレイン電極とを有し、該走査配線の端部および該信号配線の端部の少なくとも一方の周辺に、該当する配線同士の隣接するもの同士を接続する2層構造の短絡配線が形成され、一方の層が該半導体層と同じ材料からなり、他方の層が該ソース電極と同じ材料からなるアクティブマトリクス基板の製造方法であって、該基板上に該半導体層をパターン形成し、該半導体層上に該ソース電極および該ドレイン電極形成用層を互いに接続された状態で形成すると共に、該半導体層と同じ材料からなる層および該ソース電極と同じ材料からなる層をパターン形成して短絡配線とする工程と、該ソース電極および該ドレイン電極形成用層の上に該信号配線および接続電極をパターン形成すると共に、該短絡配線上に該信号配線と同じ材料からなる層をパターン形成する工程と、該信号配線および該接続電極をマスクとして該ソース電極および該ドレイン電極形成用層をエッチングして、該ソース電極および該ドレイン電極をパターン形成する工程とを含むアクティブマトリクス基板の製造方法。

IPC (3件)：

G02F 1/136 500 ,  H01L 29/786 ,  H01L 21/336

FI (3件)：

G02F 1/136 500 ,  H01L 29/78 612 C ,  H01L 29/78 616 K