特許

J-GLOBAL ID：200903021089224848

ライトバッファ回路

発明者： 山本 満博
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 京本 直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-143846
公開番号（公開出願番号）：特開平5-334184
出願日： 1992年06月04日
公開日（公表日）： 1993年12月17日
要約：

【要約】【目的】連続読出しを可能にしてメインメモリへのデータライト時間を短縮する。【構成】ライトパルスWRにより入力上位アドレスデータAUIを取込み保持するラッチ回路4を設ける。このラッチ回路4の出力データAULを入力上位アドレスデータAUIとが一致したとき“1”のタグデータTGを出力する比較器5を設ける。ライトタグポインタWTPの示すアドレスにタグデータTGを書込みリードポインタRPの示すアドレスからタグデータを読出すタグメモリ6を設ける。ライトカウンタ2によりライトポインタWPより1つ前の値のライトタグポインタWTPを発生する。読出したタグデータが“1”のとき、リードカウンタ3によりクロック信号CKに同期して次の値のリードポインタRPを発生する。

請求項（抜粋）：

入力データ及びこの入力データと対応する入力アドレスデータをライトポインタが示すアドレスに書込み記憶しリードポインタが示すアドレスから記憶しているデータ及びこのデータと対応するアドレスデータを読出すバッファメモリと、ライトパルスに従って値が順次更新される前記ライトポインタを発生するライトカウンタと、出力制御信号に従って前記ライトポインタと同一の更新順で値が順次更新される前記リードポインタを発生するリードカウンタと、前記リードポインタのうちの第1のリードポインタによって前記バッファメモリから読出される第1のアドレスデータの所定のビットとこの第1のリードポインタに続く第2のリードポインタによって前記バッファメモリから読出される第2のアドレスデータの所定のビットとが一致しているときクロック信号に同期してこれら第1及び第2のリードポインタによる前記バッファメモリからの第1及び第2のアドレスデータ並びにこれらアドレスデータと対応するデータを連続して読出す連続読出し手段とを有することを特徴とするライトバッファ回路。

IPC (2件)：

G06F 12/08 ,  G06F 12/08 310

引用特許：

審査官引用 (4件)

• 特開昭61-223956
  
• 特開平3-100842
  
• 特開平2-250137
  
• 特開平3-100843