特許

J-GLOBAL ID：200903021091660710

半導体装置の製造方法

発明者： 高尾 幸弘
出願人/特許権者： 三洋電機株式会社
代理人 (1件)： 岡田 敬
公報種別：公開公報
出願番号（国際出願番号）：特願平7-154765
公開番号（公開出願番号）：特開平9-007971
出願日： 1995年06月21日
公開日（公表日）： 1997年01月10日
要約：

【要約】【目的】 コンタクト孔のミスアライメントに対するずれ余裕領域Δを従来に比して小さくした設計ルールを実現する。【構成】 シリコン基板(11)上に形成したゲートSiO2膜(12)上にゲート電極層(13)を形成し、ゲート電極層(13)をSi3N4膜(14)及びSiO2膜(15)で被覆し、SiO2膜(15)をエッチバックしてSi3N4(14)膜の段差部分にスペーサ膜(16)を形成し、スペーサ膜(16)をマスクとしてSi3N4膜(14)を異方性エッチングしてゲート電極層(13)の側壁にエッチングストッパー膜(17)を形成し、ゲート電極層(13)を被覆する層間絶縁膜(18)を形成し、ゲート電極層(13)上の層間絶縁膜(18)を選択的にエッチングしてコンタクト孔(19)を形成する。

請求項（抜粋）：

半導体基板上に形成した絶縁膜上に配線層を形成する工程と、前記配線層をシリコン窒化膜及びシリコン酸化膜の積層膜で被覆する工程と、前記シリコン酸化膜を全面エッチングして前記シリコン窒化膜の段差部分にシリコン酸化膜からなるスペーサ膜を形成する工程と、前記スペーサ膜をマスクとして前記シリコン窒素膜をエッチングして前記配線層の側壁にシリコン窒化膜からなるエッチングストッパー膜を形成する工程と、前記配線層を被覆する層間絶縁膜を形成する工程と、前記配線層上の層間絶縁膜を選択的にエッチングしてコンタクト孔を形成する工程とを有することを特徴とする半導体装置の製造方法。

IPC (5件)：

H01L 21/28 ,  H01L 21/3065 ,  H01L 21/768 ,  H01L 29/78 ,  H01L 21/336

FI (4件)：

H01L 21/28 L ,  H01L 21/302 J ,  H01L 21/90 A ,  H01L 29/78 301 P