特許
J-GLOBAL ID：200903021117901982
ラッチ回路
発明者：
出願人/特許権者：
代理人 (1件)：
佐藤 隆久
公報種別：公開公報
出願番号（国際出願番号）：特願平11-345381
公開番号（公開出願番号）：特開2001-168686
出願日： 1999年12月03日
公開日（公表日）： 2001年06月22日
要約：
【要約】【課題】データ出力およびそのデータ反転出力の出力遷移を略同時に、かつ高速に行うことができるラッチ回路を提供する。【解決手段】第1および第2のインバータ21,22の入出力同士を接続し、第1のインバータ21の出力端子および第2のインバータ22の入力端子とデータ出力端子TQ と接続し、第2のインバータ22の出力端子および第1のインバータ21の入力端子とデータ反転出力端子T/Qを接続してラッチを構成し、かつリセット信号Rが論理「1」で入力されると、端子TQ の電位を接地レベルに向かって強く引き込み、端子T/Qの電位を電源電圧VDDレベルに向かって弱く持ち上げるリセット信号入力回路23と、セット信号Sが論理「1」で入力されると、T/Qの電位を接地レベルに向かって強く引き込み、端子TQ の電位を電源電圧VDDレベルに向かって弱く持ち上げるセット信号入力回路24とを設ける。
請求項（抜粋）：
セット信号入力端子、リセット信号入力端子、データ出力端子、およびデータ反転出力端子を有し、上記セット信号およびリセット信号の入力論路レベルに応じて第1の電源電位レベルまたは第2の電源電位レベルの信号をデータ出力信号およびデータ反転出力信号として出力するラッチ回路であって、第1のインバータおよび第2のインバータを有し、これら第1および第2のインバータの入出力同士が接続され、第1のインバータの出力端子および第2のインバータの入力端子とデータ出力端子とが接続され、第2のインバータの出力端子および第1のインバータの入力端子とデータ反転出力端子とが接続されたラッチと、リセット信号が所定のレベルで入力されると、データ出力端子の電位を第2の電源電位レベルに向かって引き込み、データ反転出力端子の電位を第1の電源電位レベルに向かって持ち上げるリセット信号入力回路と、セット信号が所定のレベルで入力されると、データ反転出力端子の電位を第2の電源電位レベルに向かって引き込み、データ出力端子の電位を第1の電源電位レベルに向かって持ち上げるセット信号入力回路とを有するラッチ回路。
IPC (2件)：
FI (2件)：
H03K 3/037 Z
, H03K 3/356 E
5J034AB00
, 5J034AB04
, 5J034CB01
, 5J034DB01
, 5J034DB08
, 5J043AA00
, 5J043AA04
, 5J043EE00
, 5J043HH01
, 5J043JJ01
, 5J043JJ10
, 5J043KK06
