特許
J-GLOBAL ID：200903021151395425
半導体装置の製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
尾身 祐助
公報種別：公開公報
出願番号（国際出願番号）：特願平5-062657
公開番号（公開出願番号）：特開平6-318605
出願日： 1993年02月26日
公開日（公表日）： 1994年11月15日
要約：
【要約】【目的】 MESFETのゲート電極を微細な形状にかつ肉薄部のない形状に形成する。動作層に損傷を与えないようにする。【構成】 半絶縁性GaAsからなる半導体基板10上にn型GaAsからなる動作層11を設け、その上にSiO2 からなる第1の絶縁膜12、WSiからなる反射膜13を形成し、第1のレジスト膜14により、所望のゲート電極の形状にパターニングする(b)。レジスト膜14、反射膜13を除去し、SiO2 からなる第2の絶縁膜15を成膜し(c)、エッチバックして動作層11の表面を露出させる(d)。電極金属層16を形成し、これをパターニングした後、第1、第2の絶縁膜12、15を除去する(f)。
請求項（抜粋）：
半絶縁性の化合物半導体基板上に化合物半導体からなる動作層を形成し該動作層上に第1の絶縁膜を形成する工程と、前記第1の絶縁膜の表面を覆う反射膜を形成する工程と、ゲート領域が開口されたレジスト膜を形成し該レジスト膜をマスクとして異方性ドライエッチング法によって前記反射膜および前記第1の絶縁膜をエッチングして前記第1の絶縁膜の一部を残す開口を形成する工程と、前記レジストおよび前記反射膜を除去する工程と、前記第1の絶縁膜の表面および前記第1の絶縁膜の前記開口の内壁を覆う第2の絶縁膜を形成する工程と、前記第2の絶縁膜をドライエッチング法によりエッチバックして前記開口の側壁に前記第2の絶縁膜を残すとともに前記開口の底面に残されていた第1の絶縁膜を除去して前記動作層の表面を選択的に露出させる工程と、金属層を堆積し該金属層を前記開口内に残すようにパターニングする工程と、前記第1および第2の絶縁膜をエッチング除去する工程と、を有することを特徴とする半導体装置の製造方法。
IPC (2件)：
H01L 21/338
, H01L 29/812
