特許
J-GLOBAL ID：200903021192098540

半導体メモリ装置及びその製造方法

発明者：
竹川 陽一

竹川 陽一 について

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稲葉 聡

稲葉 聡 について

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須之内 一正

須之内 一正 について

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大澤 隆

大澤 隆 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (1件)： 伊丹 勝
公報種別：公開公報
出願番号（国際出願番号）：特願2001-147921
公開番号（公開出願番号）：特開2002-343885
出願日： 2001年05月17日
公開日（公表日）： 2002年11月29日
要約：
【要約】【課題】 単純なトランジスタ構造のメモリセルにより、ダイナミック記憶を可能とした半導体メモリ装置を提供する。【解決手段】 1ビットのメモリセルMCが、フローティングのチャネルボディを持つ一つのMISFETにより構成され、MISFETはチャネルボディを第1の電位に設定した第1データ状態と第2の電位に設定した第2データ状態とをダイナミックに記憶する。MISFETは、チャネルボディとなるp型層12と、その底面に接してビルトインポテンシャルにより空乏化するn型層11と、その底面に接するp型層(基板)10の積層構造を有する。p型層12の上面にゲート絶縁膜13を介してゲート電極14が形成され、n型層11に達する深さにドレイン、ソース拡散層15,16が形成される。
請求項（抜粋）：
1ビットのメモリセルが、フローティングのチャネルボディを持つ一つのMISFETにより構成され、前記MISFETはチャネルボディを第1の電位に設定した第1データ状態と第2の電位に設定した第2データ状態とをダイナミックに記憶するものであって、前記MISFETは、チャネルボディとなる第1導電型の第1の半導体層と、この第1の半導体層の底面に接してビルトインポテンシャルにより空乏化する第2導電型の第2の半導体層と、この第2の半導体層の底面に接する第1導電型の第3の半導体層と、前記第1の半導体層の上面にゲート絶縁膜を介して形成されたゲート電極と、前記第1の半導体層の上面から第2の半導体層に達する深さに形成されたソース及びドレイン拡散層とを有することを特徴とする半導体メモリ装置。
IPC (2件)：
H01L 21/8242 ,  H01L 27/108
Fターム (11件)：
5F083AD01 ,  5F083AD10 ,  5F083AD69 ,  5F083GA09 ,  5F083JA39 ,  5F083KA01 ,  5F083MA06 ,  5F083MA20 ,  5F083PR25 ,  5F083PR33 ,  5F083PR36
引用特許：
出願人引用 (4件)
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審査官引用 (4件)
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