特許

J-GLOBAL ID：200903021199864524

強誘電体メモリ装置及びその駆動方法

発明者： 平 重信
出願人/特許権者： 富士通株式会社
代理人 (1件)： 柏谷 昭司 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平7-230868
公開番号（公開出願番号）：特開平9-082905
出願日： 1995年09月08日
公開日（公表日）： 1997年03月28日
要約：

【要約】【課題】 強誘電体メモリ装置及びその駆動方法に関し、高集積化が可能な具体的なメモリセル構造、及び、確実な動作が可能で且つ簡素化された具体的駆動方法を提供する。【解決手段】 ゲート絶縁膜5〜7の一部に強誘電体膜7を有する1個の電界効果トランジスタ型の強誘電体メモリセルをマトリクス状に配列し、ソース・ドレイン領域3,4をビット線10方向に伸びる共通のウエル領域2に設けると共に、このウエル領域2が書込用信号線9とすることによってビット線10と同様に列選択手段を設け、また、ゲート電極8をワード線11として行選択手段を設け、さらに、ソース・ドレイン領域の一方3をビット線10に共通接続すると共に、ソース・ドレイン領域の他方4をワード線11方向のドライブ線12に共通接続する。

請求項（抜粋）：

ゲート絶縁膜の一部に強誘電体膜を有する1個の電界効果トランジスタ型の強誘電体メモリセルをマトリクス状に配列した強誘電体メモリ装置において、ソース・ドレイン領域をビット線方向に伸びる共通のウエル領域に設けると共に、前記ウエル領域を書込用信号線とすることによって前記ビット線と同様に列選択手段を設け、また、ゲート電極をワード線として行選択手段を設け、さらに、前記ソース・ドレイン領域の一方を前記ビット線に共通接続すると共に、前記ソース・ドレイン領域の他方をワード線方向のドライブ線に共通接続することを特徴とする強誘電体メモリ装置。

IPC (8件)：

H01L 27/108 ,  H01L 21/8242 ,  G11C 16/02 ,  G11C 16/06 ,  H01L 27/10 451 ,  H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792

FI (5件)：

H01L 27/10 651 ,  H01L 27/10 451 ,  G11C 17/00 307 Z ,  G11C 17/00 309 K ,  H01L 29/78 371