特許

J-GLOBAL ID：200903021207994084

計装用インターフェース

発明者： 西田 弘 ,  山田 絋二郎 ,  本田 紀一郎
出願人/特許権者： バブコック日立株式会社
代理人 (1件)： 川北 武長
公報種別：公開公報
出願番号（国際出願番号）：特願平4-274548
公開番号（公開出願番号）：特開平6-123641
出願日： 1992年10月13日
公開日（公表日）： 1994年05月06日
要約：

【要約】【目的】 同一種信号の信号配線をまとめて配線数を減らすとともに、計装配線回路の故障時であっても暴走することなく安定した制御ができる計装用インターフェースを提供する。【構成】 センサ1の信号と基準発生器4の出力を比較する比較器3と、その比較結果を遅延してラッチ回路8に送る遅延回路6と,センサ信号に基づく信号を発生するアンプ5の信号と基準発生器4の信号とを比較して、その結果と比較器を出た信号が一致するか否かを判定し、一致しない時は比較器3の故障と認定し、フェイルキープ信号をラッチ回路に送って故障前の信号をラッチ回路に保持させるフェイルキープ発生器7とからなる故障対策回路を計装用インターフェースに設ける。【効果】 故障発生時でも制御系統が暴走することなく、安定した制御が確保できる。

請求項（抜粋）：

物理的状態量を検出するセンサからの1つの信号をもとに、複数個のデジタル信号を発生する計装用インターフェースにおいて、センサ信号と基準値とを比較する比較器と、その比較結果を遅延してラッチ回路に送る遅延回路と、センサ信号に基づく信号と基準値とを比較し、この比較値と前記比較器からの出力とが一致するか否かを判定し、一致しないときは比較器異常として、ラッチ回路にラッチ信号を送付して異常を起こす前のラッチ回路内の信号をラッチ回路に保持するようにするフェイルキープ発生器とを備えた故障対策回路を複数個並列に設けたことを特徴とする計装用インターフェース。

引用特許：

出願人引用 (3件)

• 特開平2-090066
  
• 特開昭58-206979
  
• 特開平3-270313