特許

J-GLOBAL ID：200903021279795884

半導体集積回路

発明者： 大古田 敏幸 ,  藤沼 近雄
出願人/特許権者： 三洋電機株式会社
代理人 (1件)： 安富 耕二 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-111635
公開番号（公開出願番号）：特開平11-307657
出願日： 1998年04月22日
公開日（公表日）： 1999年11月05日
要約：

【要約】【課題】 縦型のMOSFET素子の下部に高濃度埋め込み層を重畳して設けることにより、素子のON抵抗Rds(on)を大幅に減じること。【解決手段】 基板21上に形成した第1と第2のエピタキシャル層22、23を分離して島領域26を形成し、島領域26表面にベース領域26などを形成してNPNトランジスタとし、更にP型のチャネル領域30、ソース領域31、ゲート電極32等を形成して縦型のMOSFET素子とする。縦型のMOSFET素子の下部には、基板21と第1のエピタキシャル層22との間、及び第1と第2のエピタキシャル層22、23の間にN+高濃度埋め込み層34、36を形成し、両者を重畳させる。

請求項（抜粋）：

一導電型の半導体基板と、前記基板の上に形成した逆導電型のエピタキシャル層と、該エピタキシャル層を複数に分離した島領域と、第1の島領域に形成した縦型トランジスタと、第2の島領域に形成した一導電型のチャネル領域、該チャネル領域の表面に形成した逆導電型のソース領域、前記チャネル領域の上方に形成したゲート電極とを備え、前記エピタキシャル層が少なくとも2つの層の積層構造であり、基板とエピタキシャル層との間および前記各エピタキシャル層の間に高濃度埋め込み層を有し、前記第2の島領域の下部においては、前記基板とエピタキシャル層との間に形成した高濃度埋め込み層と、各エピタキシャル層の間に形成した高濃度埋め込み層とが互いに重畳していることを特徴とする半導体集積回路。

IPC (4件)：

H01L 21/8249 ,  H01L 27/06 ,  H01L 21/8222 ,  H01L 29/78

FI (4件)：

H01L 27/06 321 B ,  H01L 27/06 101 U ,  H01L 29/78 652 H ,  H01L 29/78 656 B