特許
J-GLOBAL ID：200903021296625356
半導体装置の製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
深見 久郎 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-026882
公開番号（公開出願番号）：特開平5-226601
出願日： 1992年02月13日
公開日（公表日）： 1993年09月03日
要約：
【要約】 (修正有)【目的】 本発明は、半導体装置の製造方法において、半導体装置の高集積化に伴って素子がさらに微細化された場合にも十分なキャパシタ容量を確保できるような製造方法を提供することである。【構成】 上記目的を達成するため、レジストパターン6を用いて第1の導電層2と第1の絶縁層5を異方性エッチングした後さらにそのレジストパターン6を用いて第1の絶縁層5の側壁部分のみを等方性エッチングする。そして、上記2回のエッチングによって形成された段差部分の側壁に側壁絶縁膜7a,7bを形成し、その側壁絶縁膜をマスクとして異方性エッチングするように構成する。
請求項（抜粋）：
基板上に第1の導電層を形成する工程と、前記第1の導電層上に第1の絶縁層を形成する工程と、前記第1の絶縁層上の所定領域にレジストパターンを形成する工程と、前記レジストパターンをマスクとして異方性エッチングし、前記第1の絶縁層と前記第1の導電層の所定の厚み分とを除去することにより、前記第1の絶縁層の側壁部分と前記第1の導電層の段差部分とを形成する工程と、前記レジストパターンをマスクとして等方性エッチングすることによって、前記第1の絶縁層の側壁部分を所定量除去する工程と、前記レジストパターンを除去した後、前記第1の絶縁層と第1の導電層との上に絶縁層を形成した後異方性エッチングすることにより、前記第1の絶縁層の側壁部分と前記第1の導電層の段差部分の側壁とに側壁絶縁膜を形成する工程と、前記第1の絶縁層を除去する工程と、前記側壁絶縁膜をマスクとして前記第1の導電層を所定の厚み分だけ異方性エッチングする工程と、前記側壁絶縁膜を除去する工程と、前記第1の導電層の表面上に第2の絶縁層を形成する工程と、前記第2の絶縁層を覆うように第2の導電層を形成する工程とを備えた、半導体装置の製造方法。
IPC (2件)：
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