特許

J-GLOBAL ID：200903021322093627

半導体装置の製造方法

発明者： 塩見 竹史 ,  谷 仁 ,  森 重恭 ,  中野 雅行 ,  岩田 浩 ,  足立 浩一郎
出願人/特許権者： シャープ株式会社
代理人 (1件)： 青山 葆 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-288229
公開番号（公開出願番号）：特開2002-100553
出願日： 2000年09月22日
公開日（公表日）： 2002年04月05日
要約：

【要約】【課題】 非常に微細な段差を有する下地においても、アライメントのずれが起こらず、かつ、確実に既存パターンの間にパターニングすることができる半導体装置の製造方法を提供すること。【解決手段】 段差を有する下地にレジストを平坦に塗布し、その後、そのレジストを段差上部まで積極的に薄膜化する。そして、上記段差上部から段差下部のレジストに至る領域をオーバーラップ露光して、現像して、レジストパターンを段差下部のみに自己整合的に形成する。このレジストパターンは、高さが低く、かつ、段差の底面に密着するのみならず、段差の側壁にも密着しているので、レジストパターンの変形や倒壊を防ぐことができる。また、下地パターンに対するアライメントマージンを設ける必要がなくなるので、素子を微細化できる。

請求項（抜粋）：

段差のある下地にレジストを平坦に塗布する工程と、上記段差のある下地に塗布したレジストの膜厚を、そのレジストの塗布直後の膜厚よりも積極的に薄くする工程と、上記レジストを露光する工程と、現像する工程とを備えて、レジストパターンを段差の下部に形成することを特徴とする半導体装置の製造方法。

IPC (6件)：

H01L 21/027 ,  G03F 7/38 ,  G03F 7/40 ,  H01L 21/3213 ,  H01L 29/78 ,  H01L 21/336

FI (8件)：

G03F 7/38 ,  G03F 7/40 ,  H01L 21/30 578 ,  H01L 21/30 564 ,  H01L 21/30 569 F ,  H01L 21/88 D ,  H01L 29/78 301 S ,  H01L 29/78 301 P

Fターム (53件)：

2H096AA00 ,  2H096AA25 ,  2H096CA12 ,  2H096DA10 ,  2H096EA02 ,  2H096EA04 ,  2H096EA05 ,  2H096EA06 ,  2H096EA07 ,  2H096FA10 ,  2H096GA02 ,  2H096GA08 ,  2H096GA21 ,  2H096HA30 ,  2H096JA02 ,  2H096JA03 ,  2H096JA04 ,  5F033HH03 ,  5F033HH04 ,  5F033HH08 ,  5F033HH11 ,  5F033HH13 ,  5F033HH18 ,  5F033HH19 ,  5F033HH33 ,  5F033QQ01 ,  5F033QQ08 ,  5F033QQ11 ,  5F033RR04 ,  5F033SS11 ,  5F033WW04 ,  5F033XX03 ,  5F033XX15 ,  5F040DA10 ,  5F040DC01 ,  5F040EC01 ,  5F040EC07 ,  5F040EC13 ,  5F040EF01 ,  5F040EF10 ,  5F040EH02 ,  5F040EK05 ,  5F040FA05 ,  5F040FA07 ,  5F040FA10 ,  5F040FB07 ,  5F040FC19 ,  5F046AA17 ,  5F046JA21 ,  5F046JA22 ,  5F046LA12 ,  5F046LA14 ,  5F046LA18

引用特許：

審査官引用 (4件)

• 特開平1-292829
  
• 特開平3-244116
  
• 特開昭61-196577
  
• 特開昭64-074723