特許

J-GLOBAL ID：200903021332862327

電子モジュールおよびその形成方法

発明者： ケネス・エドワード・ビールステイン,ジュニア ,  クロード・ルイス・バーティン ,  ジョン・エドワード・クロニン ,  ウェイン・ジョン・ハウエル ,  ジェイムス・マーク・リース ,  ロバート・バード・フィリップス
出願人/特許権者： インターナショナル・ビジネス・マシーンズ・コーポレイション
代理人 (1件)： 合田 潔 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平7-316619
公開番号（公開出願番号）：特開平8-236688
出願日： 1995年12月05日
公開日（公表日）： 1996年09月13日
要約：

【要約】 (修正有)【課題】 電気的に相互接続された側面および端面メタライゼーション層を有する電子モジュールの作製方法を提供する。【解決手段】 複数のスイッチングされたICチップを有するスタックを設ける。このスタック上に、側面薄膜メタライゼーション層43を形成する。次に、スタック上に、端面薄膜メタライゼーション層33を形成して、側面および端面薄膜メタライゼーション層を電気的に直接に相互接続する。この方法は、また、ICチップの長いスタックを形成し、スタックのチップをテストし、テスト結果に基づいて長いスタックを多数の小さいスタックにセグメント化する工程を含んでいる。

請求項（抜粋）：

電子モジュールの形成方法であって、(a)複数のスタッキングされた集積回路(IC)チップを有するスタックを設ける工程であって、各ICチップはエッジ面を有し、前記エッジ面は前記スタックの第1の面を少なくとも部分的に定めることを含む工程と、(b)前記スタックの前記第1の面上に、第1の薄膜メタライゼーション層を形成する工程と、(c)前記第1の薄膜メタライゼーション層上に第1の絶縁層を形成する工程と、(d)前記スタックの第2の面上に第2の薄膜メタライゼーション層を形成する工程であって、前記第2の面は、前記スタックの前記第1の面に垂直であり、前記第1の薄膜メタライゼーション層は、前記スタックの前記第2の面にまで延び、前記第2の薄膜メタライゼーション層は、前記スタックの前記第1の面を越えて延びて、前記第1の薄膜メタライゼーション層に電気的に接続されることを含む工程と、を含む電子モジュールの形成方法。