特許
J-GLOBAL ID：200903021353767480
半導体ウェハの不良解析方法及びその装置
発明者：
,
出願人/特許権者：
代理人 (1件)：
前田 弘 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-172251
公開番号（公開出願番号）：特開平9-134940
出願日： 1996年07月02日
公開日（公表日）： 1997年05月20日
要約：
【要約】【課題】 パターン欠陥の発生工程を正確に把握できるようにする。【解決手段】 第n-2工程でパターン欠陥1が検出されると、第n-1工程におけるパターン欠陥を検索し、パターン欠陥1が検出された所定領域において第n-1工程で検出されたすべてのパターン欠陥は第n-2工程で発生したものと判断し、所定領域外においてパターン欠陥2,3が検出されると、これらのパターン欠陥2,3は第n-1工程で発生したものと判断する。次に、第n工程におけるパターン欠陥を検索し、第n-1工程でパターン欠陥2,3が検出された所定領域に第n工程で検出されたすべてのパターン欠陥は第n-1工程で発生したものと判断し、パターン欠陥2,3が検出された所定領域外においてパターン欠陥4,5,6が検出されると、これらのパターン欠陥4,5,6は第n工程で発生したものと判断する。
請求項（抜粋）：
半導体製造の各処理工程で半導体ウェハのパターン欠陥を検査してパターン欠陥の分布であるパターン欠陥マップを作成する第1の工程と、半導体製造の各処理工程が終了した後に電気的欠陥の分布であるフェイルビットマップを作成する第2の工程と、前記第1の工程で作成されたパターン欠陥マップと前記第2の工程で作成されたフェイルビットマップとを比較することにより電気的欠陥の原因となったパターン欠陥が発生した処理工程を特定する第3の工程とを備えた半導体ウェハの不良解析方法であって、前記第3の工程は、第n-1番目の処理工程で作成された第1のパターン欠陥マップ及び第n番目の処理工程で作成された第2のパターン欠陥マップにおいてパターン欠陥をそれぞれ検索し、前記第1のパターン欠陥マップにおいて検出された各パターン欠陥の位置から所定の距離内の領域である各所定領域で前記第2のパターン欠陥マップにおいて検出されたすべてのパターン欠陥は第n-1番目以前の処理工程で発生したと判断すると共に、前記各所定領域外で前記第2のパターン欠陥マップにおいて検出されたパターン欠陥は第n番目の処理工程で発生したと判断する工程を含むことを特徴とする半導体ウェハの不良解析方法。
IPC (3件)：
H01L 21/66
, G01R 31/26
, G06F 17/50
H01L 21/66 J
, H01L 21/66 A
, G01R 31/26 G
, G06F 15/60 666 Z
