特許

J-GLOBAL ID：200903021401198957

ダミーパターンの設計方法

発明者： 上田 聡 ,  上田 哲也
出願人/特許権者： 松下電器産業株式会社
代理人 (1件)： 滝本 智之 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平7-273887
公開番号（公開出願番号）：特開平9-115905
出願日： 1995年10月23日
公開日（公表日）： 1997年05月02日
要約：

【要約】【課題】 仮想グリッドを用いないで第1層メタル配線層、第2層メタル配線層を構成するデータパス系やメモリ系のマイクロブロックを含む大多数の集積回路において、ダミーパターンを配置することを提供する。【解決手段】 多層配線構造を有する半導体集積回路装置において、所定の寸法及び0所定の間隔で配置された補助パターン101〜125を作成し、前記の補助パターン101〜125から、配線パターン11、12を所定の寸法だけ伸長した配線パターン領域11a、12aを消去した補助パターン101、117、118、122、123をダミーパターン101、117、118、122、123として配置することを特徴とするダミーパターン設計方法。

請求項（抜粋）：

多層配線構造を有する半導体集積回路装置の下層に形成するダミー配線パターンの設計方法であって、所定の寸法及び所定の間隔で規則的に配置された補助パターン群を作成する工程と、前記の補助パターン群と前記下層に形成される配線パターンを所定の寸法だけ伸長した領域とが重なる領域を前記補助パターンから消去したパターン群をダミー配線パターンとする工程とを有することを特徴とするダミーパターンの設計方法。

IPC (3件)：

H01L 21/3205 ,  H01L 27/04 ,  H01L 21/822

FI (3件)：

H01L 21/88 A ,  H01L 27/04 D ,  H01L 27/04 T