特許
J-GLOBAL ID：200903021413872998
集積回路用マルチレベル導電性相互接続の製造方法
発明者：
,
,
出願人/特許権者：
代理人 (1件)：
三俣 弘文
公報種別：公開公報
出願番号（国際出願番号）：特願2000-368900
公開番号（公開出願番号）：特開2001-244336
出願日： 2000年12月04日
公開日（公表日）： 2001年09月07日
要約：
【要約】【課題】 選択性オーバーレイヤを用いて二重食刻マルチレベル相互接続構造の製造方法を提供する。【解決手段】 選択性オーバーレイヤがマスクとして機能して、複合層の上部層がマルチレベルの相互接続構造を形成する間に腐食されるのを阻止する。本発明は、選択性オーバーレイヤが深い部分貫通孔を形成し、未現像のフォトレジストが後続の製造ステップの間堆積されるのを阻止するために、full-via first method とpartial-via first method の問題点を解決できる。さらに本発明は、選択性オーバーレイヤがトレンチの深さの制御をしながら効率よく平面化できるために、導電層の堆積後二重食刻構造を平面化し研磨する際に利点がある。
請求項（抜粋）：
(A)半導体デバイスを有し、その上に誘電体層が形成された半導体基板を用意するステップと、(B)前記誘電体層の上方に選択性オーバーレイヤを形成するステップと、(C)第1開口を形成するために、前記選択性オーバーレイヤの上方に第1パターン化フォトレジスト層を形成するステップと、(D)前記第1開口を前記選択性オーバーレイヤと誘電体層の少なくとも一部に転写するために、前記第1パターン化フォトレジスト層をマスクとして用いて、前記選択性オーバーレイヤと誘電体層を第1深さまでエッチングするステップと、(E)前記第1パターン化フォトレジスト層を除去するステップと、(F)第2開口を形成するために、前記選択性オーバーレイヤの上方に第2パターン化フォトレジスト層を形成するステップと、(G)前記第1開口をさらに誘電体層に転写するために、前記選択性オーバーレイヤをマスクとして用いて、第1深さよりも深い第2深さまで誘電体層をエッチングするステップと、(H)前記第2開口を選択性オーバーレイヤに転写するために、前記第2パターン化フォトレジスト層をマスクとして用いて、選択性オーバーレイヤをエッチングするステップと、(I)前記第1開口を誘電体層に転写して半導体基板を露出し、前記第2開口を第2深さよりも浅い第3深さまで誘電体層内に転写するために、選択性オーバーレイヤをマスクとして用いて、前記誘電体層をエッチングするステップと、を有することを特徴とする集積回路用マルチレベル導電性相互接続の製造方法。
FI (2件)：
H01L 21/90 P
, H01L 21/90 B
