特許
J-GLOBAL ID：200903021445237143
半導体記憶装置の製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
西野 卓嗣
公報種別：公開公報
出願番号（国際出願番号）：特願平5-016386
公開番号（公開出願番号）：特開平6-232363
出願日： 1993年02月03日
公開日（公表日）： 1994年08月19日
要約：
【要約】【目的】 キャパシタ電極を形成する際の自己整合特性に優れ、集積化の向上に寄与する半導体記憶装置の製造方法を提供すること。【構成】 メモリセルの少なくとも一部を構成するキャパシタの下部電極14となる導電層9を基板1上に形成し、この導電層9の上に、導電層9を下部電極14として加工するためのパターン10を形成し、このパターン10をマスクとして導電層9をエッチング処理することにより下部電極14を形成し、この下部電極14の上に容量蓄積層17、18を介して上部電極19を形成するものであって、導電層9をエッチング処理する前に、パターン10におけるマスク領域11に、マイクロローディング特性における非飽和領域に属する幅の開口窓12、13を形成したもの。
請求項（抜粋）：
メモリセルの少なくとも一部を構成するキャパシタの下部電極となる導電層を基板上に形成し、この導電層の上に、導電層を下部電極として加工するためのパターンを形成し、このパターンをマスクとして前記導電層をエッチング処理することにより下部電極を形成し、この下部電極の上に容量蓄積層を介して上部電極を形成するものであって、前記導電層をエッチング処理する前に、前記パターンにおける前記導電層のマスク領域に、マイクロローディング特性における非飽和領域に属する幅の開口窓を形成したことを特徴とする半導体記憶装置の製造方法。
IPC (2件)：
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