特許

J-GLOBAL ID：200903021449217104

不揮発性半導体記憶装置およびそのデータ読み出し方法

発明者： 藤原 一郎 ,  中川原 明
出願人/特許権者： ソニー株式会社
代理人 (1件)： 佐藤 隆久
公報種別：公開公報
出願番号（国際出願番号）：特願2003-072080
公開番号（公開出願番号）：特開2004-280965
出願日： 2003年03月17日
公開日（公表日）： 2004年10月07日
要約：

【課題】非導電性のトラップゲートを有する不揮発性半導体メモリ装置において、高速で確実なデータの読み出しを可能とする。【解決手段】セルトランジスタMiと、隣接セルトランジスタMi-1またはMi+1とは、そのソース・ドレイン領域が、列線SDLiまたはSDLi+1により電気的に共通に接続されている。列選択手段(P/B1〜P/B9)は、選択した列線に基準電圧(0V)を印加し、他の列線に読み出し電圧状態(BL)を設定する。基準電圧(0V)を印加した列線に隣接する複数の列線から複数ビットのデータDが同時に読み出されるが、このとき、基準電圧(0V)を印加した列線に接続されていない非読み出し対象のセルトランジスタ(例えばM3やM7)に電流が流れないため、データDの確実で高速な読み出しが可能となる。【選択図】 図6

請求項（抜粋）：

半導体基板に行列状に形成され、非導電性のトラップゲートを含む絶縁材料が積層されて構成されているゲート積層体、ゲート積層体上のコントロールゲート、および、前記ゲート積層体下方で離間している第1および第2のソース・ドレイン領域をそれぞれ有する複数のメモリトランジスタと、 前記コントロールゲートを行ごとに共通に接続している複数のワード線と、 各列の前記第1のソース・ドレイン領域、および、当該第1のソース・ドレイン領域側に隣接する他の列の前記第2のソース・ドレイン領域を電気的に共通に接続している複数の列線と、 前記複数のワード線の1つを選択する行選択手段と、 前記複数の列線の中から列線を選択し、選択された列線に基準電圧を印加し、他の全ての列線に読み出し電圧を印加する列選択手段と、を有し、 前記行選択手段が選択した行内で、前記列選択手段により基準電圧が印加された列線と、当該列線に隣接し前記読み出し電圧が印加された列線と、の間に接続されたメモリトランジスタについて、前記基準電圧が印加された列線側の前記トラップゲートの局部に蓄積された電荷に応じた記憶データを前記読み出し電圧が印加された列線から読み出す 不揮発性半導体記憶装置。

IPC (7件)：

G11C16/04 ,  G11C16/02 ,  G11C16/06 ,  H01L21/8247 ,  H01L27/115 ,  H01L29/788 ,  H01L29/792

FI (8件)：

G11C17/00 622C ,  G11C17/00 621Z ,  G11C17/00 634A ,  G11C17/00 634D ,  G11C17/00 613 ,  H01L27/10 434 ,  H01L29/78 371 ,  G11C17/00 641

Fターム (24件)：

5B025AC04 ,  5B025AD05 ,  5B025AD06 ,  5B025AE05 ,  5F083EP18 ,  5F083EP23 ,  5F083EP48 ,  5F083ER02 ,  5F083ER14 ,  5F083ER21 ,  5F083GA01 ,  5F083JA04 ,  5F083LA07 ,  5F083LA10 ,  5F083ZA21 ,  5F101BA45 ,  5F101BB05 ,  5F101BC02 ,  5F101BC11 ,  5F101BD37 ,  5F101BE02 ,  5F101BE05 ,  5F101BE07 ,  5F101BF05