特許
J-GLOBAL ID：200903021478600103
半導体記憶装置
発明者：
出願人/特許権者：
代理人 (1件)：
若林 忠
公報種別：公開公報
出願番号（国際出願番号）：特願平7-292919
公開番号（公開出願番号）：特開平9-139076
出願日： 1995年11月10日
公開日（公表日）： 1997年05月27日
要約：
【要約】【課題】 内部パイプライン構造をとり高速化を図る同期型半導体記憶装置において、ラッチ回路の制御タイミングを容易に最適化する。【解決手段】 同期信号ICLK1を所定時間遅らせて同期信号ICLK1Dを出力するディレイ素子DL1と、同期信号ICLK1Dと次サイクルの同期信号ICLK1とがともに発生したことを検知するパイプライン制御回路15Aとを備え、読み出しパスの最小時間をディレイ素子で決め、このディレイ値と外部クロックのどちらか遅いほうを処理タイミングとすることでレイテンシが変わっても容易に制御信号を最適化できる。
請求項（抜粋）：
外部から入力される第1のクロックおよび該第1のクロックに続いて入力される第2、第3のクロックのいずれにも同期して第1の同期信号を発生し、出力する第1の同期信号発生回路と、前記第1の同期信号を所定時間遅延させ、第2の同期信号として出力する第1の遅延回路と、該第2の同期信号をラッチする第1のラッチ回路と、前記第1の同期信号をラッチする第2のラッチ回路と、前記第1及び第2のラッチ回路がともにそれぞれ前記第2の同期信号、前記第1の同期信号をラッチしたことを検出し、これをラッチする第3のラッチ回路とを少なくとも備え、該第3のラッチ回路の出力でパイプライン回路を制御することを特徴とする半導体記憶装置。
IPC (2件)：
G11C 11/407
, G11C 11/401
G11C 11/34 354 C
, G11C 11/34 362 C
